★ FEATURED ARTICLE 如果说“四层免费打样只能做跑马灯”那这个观点在JLC04161H-3313这块板子上真要打个问号。前阵子我用嘉立创免费四层板做了一块基于Zynq-7020的板子板上同时有DDR3总线和2.4G WiFi天线馈线全程没有额外花钱开阻抗控制服务只靠设计阶段按叠层参数反推线宽线距。结果DDR3稳定跑在800MT/sWiFi天线通过π型网络调好后S11在2.45GHz附近能压到-15dB以下。这篇文章就把从叠层拆解、阻抗计算到实际调试的完整过程写出来给想在免费板子上做高速设计的同学一个参考。这不是什么玄学也不是赌运气。免费层压板能不能做高速取决于三件事叠层结构是否适合阻抗控制、板材损耗在目标频段下是否可接受、设计者有没有按叠层参数把线宽算对。下面按我实际操作的顺序把这几个问题逐一拆开讲。1. 拆解JLC04161H-3313免费板叠层的真实底子1.1 型号代号到底说了什么JLC04161H-3313这个型号乍看像乱码拆开其实信息量很大。JLC是嘉立创04代表四层板161代表板厚1.6mm3313是半固化片型号。这个叠层的实际结构是L1到L2用3313半固化片压合后单层厚度约0.09mmL2到L3是一块约1.25mm的FR4芯板L3到L4再用一层3313。铜厚方面外层默认1oz35um加上电镀后实际厚度约1.4mil内层0.5oz。这个结构里有几个对高速设计至关重要的点。外层距离内层参考平面只有大约3.5mil这是我见过免费板里比较少见的“紧耦合”结构。线宽不需要做得很宽就能达到50欧姆而且走线对参考平面的回流非常紧密环路面积小EMI表现比想象中好。另一个点是叠层上下对称板子在压合时应力均匀不容易翘曲这对BGA封装的DDR颗粒贴片很重要。不少人拿到免费打样只看能不能做出来不关心叠层参数这是不对的。四层板的免费板不止这一种叠层有的外层到L2有0.2mm那样50欧姆线宽要到0.5mm左右做DDR3的BGA扇出会非常痛苦。我在画之前先在嘉立创下单页找到了这块板子的叠层图确认了3313结构后续所有阻抗计算都是基于这个前提。1.2 FR4板材在2.4G和DDR频率下够用吗免费板用的FR4Dk约4.2到4.5损耗角正切约0.017到0.02。很多人一看到FR4就觉得高频没戏其实要分频段讨论。2.4GHz频段下FR4微带线的衰减大约每英寸0.2到0.5dB板内馈线只要控制在2到3英寸以内插损不到1.5dB对WiFi接收灵敏度的影响完全可接受。DDR3在800MT/s时基频才400MHzFR4应对这种频率毫无压力。我实际测试的感受是免费板在2.4G WiFi上能用的前提是馈线短、阻抗对、参考平面完整。如果设计得乱七八糟换Rogers板材也救不回来。反过来讲只要布线规矩FR4在2.4G频段的损耗并不会成为瓶颈。真正需要上高频板材的场景是5.8G甚至毫米波或者高速串行接口超过5Gbps之后那时候FR4的损耗和色散才会变得不可接受。2. 阻抗计算的起点从介质厚度推导50欧姆线宽2.1 用嘉立创EDA阻抗工具算外层单端50欧姆阻抗控制的第一步不是画线而是算出当前叠层下每种走线目标阻抗对应的线宽。嘉立创EDA的工具菜单里自带阻抗计算功能选择表面微带线模型填入介质厚度、铜厚、介电常数就能直接扫出线宽。我没有完全依赖工具还用微带线近似公式做了交叉验证Zo 87 / sqrt(εr 1.41) × ln(5.98 × H / (0.8 × W T))代入H3.5mil、T1.4mil、εr4.3反推50欧姆对应的W大约是5mil也就是0.127mm。我最终在外层走线时取0.13mm线宽。这个数值和嘉立创EDA工具算出来的结果基本一致也符合其他人在这个叠层上的经验值。这里要提醒一个细节外层铜厚直接影响阻抗。如果你下单时选了2oz铜厚同样0.13mm线宽阻抗会低不少必须重新计算。免费打样默认1oz我全程按1oz算下单时也没有改铜厚参数。2.2 差分阻抗与DDR总线常用目标值DDR3总线中既有单端信号也有差分信号。单端信号主要是地址、控制、数据线目标阻抗按控制器参考设计来多数平台是40到50欧姆。差分信号主要是DQS和时钟目标阻抗通常按80到100欧姆设计其中100欧姆最常见。差分阻抗的计算比单端复杂因为线宽、线距、介质高度三个变量共同决定阻抗。在3313叠层下我用工具扫描出来100欧姆差分大概是0.1mm线宽配0.1mm间距。这个组合在BGA扇出时不会太挤在DDR颗粒那边也能走通。我见过有人把DDR3数据线全部按单端50欧姆设计结果控制器手册写的是40欧姆板子做回来后信号塌陷严重。选值不能拍脑袋一定要翻控制器手册。Zynq-7020的参考设计里DDR3单端接口按50欧姆设计是没问题的配合芯片内部的ODT功能信号质量能跑稳。我这张板子就在规则里把单端设成50欧姆、差分设成100欧姆。2.3 为什么这种叠层对天线馈线反而友好用3313这种薄介质走50欧姆馈线一个容易被忽略的好处是线宽小。在0.09mm介质高度下50欧姆线宽只有0.13mm如果介质高度是0.2mm线宽要到0.3mm左右如果是1.2mm厚介质做双面板结构50欧姆线宽得接近0.5mm。馈线一旦太宽自身就成了辐射体会把高频能量在到达天线之前就漏出去一部分影响方向图和效率。薄介质还意味着馈线与参考平面的耦合非常强走线两侧的杂散辐射被抑制得很好。对WiFi这种需要过认证的频段来说馈线部分辐射少天线方向图更干净。我实际测试时发现板子靠近馈线的位置用手摸对S11的影响不大说明能量被约束在馈线和参考面之间这个特性对免费板来说很难得。3. DDR部分把内存总线拉上来的实战记录3.1 DDR3走线的目标阻抗与等长约束DDR3设计的核心矛盾永远是等长和阻抗之间的平衡。阻抗控制得好反射小信号完整等长做得好建立保持时间余量大时序稳定。两者缺一不可。我在这块板子上设的规则是单端50欧姆差分100欧姆DQ/DQS组内等长误差控制在±10mil地址控制组相对时钟控制在±20mil。等长的优先级也要分清楚。数据线DQ按字节lane分组每组8根数据线加一对DQS和一根DM组内等长最重要组间不用严格匹配。地址、控制、命令线相对时钟做等长因为CPU采样这些信号时以时钟为基准。CLK和DQS之间的相位关系也很关键在DDR3里一般要求数据选通和时钟的偏差在±50mil以内这个约束其实比想象中宽松但很多人会漏掉。我在嘉立创EDA专业版里用的是网络长度检查面板选中一组信号把所有走线布完后统一看长度。偏差超标的线在面板里标红双击就能跳转到对应走线通过绕蛇形线的方式补齐长度。蛇形线注意间距至少三倍线宽绕线幅度不要太大避免引入额外的耦合。3.2 从BGA扇出到末端端接的布线决策BGA封装扇出是DDR布线中最考验耐心的部分。Zynq-7020的BGA引脚间距0.8mm过孔用8mil钻孔、16mil焊盘信号线走0.1mm线宽从两个过孔之间穿过。好在免费板外层线宽最低能做到0.1mm左右0.8mm pitch的BGA扇出完全没问题。如果是0.5mm pitch的BGA免费板外层工艺可能就吃力了这是免费板的极限之一。地址线拓扑上我用了T型结构控制器出来的走线先到T点再分两路到两颗DDR3颗粒。DDR3规范其实推荐fly-by拓扑用于地址线但双颗粒布局时T型分支短、等长好控制实测也是稳定的。关键是T点到两个颗粒的分支长度尽量短且必须对称。数据线则按点对点走线从控制器直接到对应的DDR颗粒引脚中间不存在分支这是DDR数据线的标准做法。端接方面地址和控制线末端加了VTT上拉电阻排放在两颗DDR3颗粒的远端。这个电阻排在DDR3里非常重要没有它地址线在总线末端会产生反射芯片选通时会读到错误的电平。去耦电容我放在BGA电源引脚和DDR颗粒电源引脚的旁边0402封装0.1uFVTT电源处放了一颗4.7uF加一颗0.1uF。3.3 上电实测能跑到多少频率板子回来后第一件事不是跑系统而是先用示波器看DQS和CLK的波形。实际上手头示波器带宽只有200MHz看DDR3-800的波形是不够的所以我直接用软件压测。初始配置跑DDR3-800也就是400MHz时钟、800MT/smemtester循环压力测试跑了一晚上100% pass。往上试了DDR3-1066短时间能过但长时间跑会偶发单比特错误说明时序余量不足不值得赌最终固件锁定在DDR3-800。和普通四层板对比我手里正好有一块同类平台的板子用的是付费四层板同样的DDR3颗粒和配置。两者在DDR3-800下没有可感知的稳定性差异这说明免费板在这个速率段完全不是瓶颈。瓶颈更多在颗粒体质和配置参数上。这个结论也符合预期毕竟800MT/s对应的信号上升沿周期还在FR4能轻松处理的范围内。4. WiFi天线部分50欧姆馈线、净空区和匹配网络4.1 馈线布局与地平面处理WiFi部分的馈线我直接从模组的射频引脚引出按50欧姆单端线走到IPEX天线座。线宽用之前算出来的0.13mm走线放在顶层第二层保持完整地平面馈线下方不允许有其他走线。为了让馈线的参考地更干净我在馈线两侧每隔一小段距离打了一排地过孔相当于把表层走线围成类似共面波导的结构。这种做法实测下来对降低串扰有明显帮助尤其是板子上同时有DDR3数据线在跑的时候。馈线尽量短这是WiFi设计里怎么强调都不过分的规则。我量了一下从模组到IPEX座的馈线长度大约2.2英寸插入损耗估算在1dB以内对2.4G WiFi来说完全可接受。如果你把馈线拉到5英寸以上即使阻抗匹配完美信号损失也会开始影响灵敏度这时候就要考虑换层或者换布局了。换层是馈线设计里的高风险操作。如果必须在射频走线中换层过孔旁边必须放一个回流地过孔给返回电流提供连续通路。我在这块板上没有让馈线换层因为顶层从模组到天线座之间没有被其他元件挡住这也在布局阶段就刻意留好了通道。4.2 净空区设计天线辐射体下面不能有地天线馈线好处理真正的坑在天线区域。陶瓷天线或者PCB天线下方如果存在完整地平面辐射体被地屏蔽天线几乎不辐射S11再漂亮也没意义。我用的外置天线的IPEX座接法板上其实只留了IPEX座和馈线天线本体是外部接的理论上不涉及净空区。但我在另一块板子上做过板载天线这里提醒一下如果你要在免费板子上直接画天线天线走线所在的顶层区域下面L2的铜要挖空。净空区的大小至少要覆盖天线走线外围加5到6mm挖空区域从L2一直通到L3不能只挖一层。天线的地参考点是后面的地平面净空区边缘要有明确的地平面起始线天线回流的路径才清晰。很多人在免费四层板上画板载天线失败不是天线尺寸算错了而是净空区没挖够或者只挖了一层。这种问题换任何贵价板材都一样出问题所以它本质上不是免费板能不能做的问题是设计细节有没有到位的问题。4.3 用NanoVNA调驻波的实测过程板子回来后我用NanoVNA调天线匹配。先做开路、短路、负载校准然后测IPEX座到馈线末端的S11。第一次测出来的结果中心频率在2.4GHz附近S11大约-9dB能用但不算理想按50欧姆系统的要求S11要达到-10dB以下对应驻波比才小于2。差这口气就需要π型匹配网络来补。π型网络我预留了三个0402焊盘串联位置默认贴0欧姆电阻两个并联位置默认不贴。调试时换并联电容把谐振点往目标频段中间挪。实测初始谐振偏低在2.4GHz处偏容性换了一颗1pF并联电容后谐振点轻微上移又调整串联电阻的值S11在2.4到2.5GHz整段压到了-15dB以下。最终中心频率2.45GHz处驻波比约1.4对免费板来说是个相当不错的结果。顺手做了一件事关实际体验的验证拿一个外置天线WiFi模组接到这块板子的IPEX座上用手机开热点在2.4G频段跑iperf测出来的吞吐量稳定在60到70Mbps和同型号模组用标准评估板的成绩基本一致。这说明馈线本身没有吃掉明显的信号功率。5. 免费板绕不开的坑参数偏差与工艺限制5.1 线宽公差、蚀刻因子和铜厚免费板的阻抗偏差首先来自线宽公差。常规PCB厂家的外层蚀刻线宽公差一般是±10%也就是说我设计的0.13mm线宽实际做出来可能是0.12到0.14mm。对应到50欧姆走线阻抗大约偏差±4到5欧姆也就是±10%以内。对DDR这种对反射有容限的总线来说这个偏差可以接受对WiFi这种需要精确匹配的场景匹配网络能覆盖掉这部分偏差。另一个容易被忽略的是蚀刻因子。走线截面不是理想矩形而是上宽下窄的梯形顶部收窄让有效导电宽度变窄。设计时如果按矩形估算实际阻抗会偏高一点。解决的办法是计算时留一点余量比如目标50欧姆算出来线宽可以稍微取宽一点点让阻抗略低于目标值给后续调试留空间。铜厚的影响也要注意。免费板默认外层1oz但如果你想加厚铜到2oz线宽要相应缩小才能维持50欧姆。我见过有人画了0.4mm线宽做50欧姆以为是通用值结果换到薄介质叠层上50欧姆线宽应该是0.13mm0.4mm的实际阻抗只有20多欧信号反射得一塌糊涂。5.2 下单时到底要不要选“阻抗控制”服务嘉立创下单系统里是有阻抗控制选项的但免费打样默认不包含阻抗测试报告。实际操作中免费板按普通工艺生产板厂不会针对你的阻抗要求做线宽补偿。我的选择是设计阶段严格按叠层参数计算线宽下单时不选阻抗服务板子回来后用调试手段补偿偏差。如果你做的是产量很少的原型板走这条路完全行得通。但如果你是要送样或者批量最好还是开通阻抗服务让板厂按你的目标阻抗做生产补偿并提供测试报告。这也是免费板的一个现实边界做原型验证、学习、DIY完全够用做需要量化阻抗报告的正式产品该花的钱还是要花。还有一个小技巧下单备注里可以写清楚“阻抗按设计值生产不做补偿”。有人以为不写备注就没事反而板厂可能会按自己的默认工艺微调线宽。把备注写清楚至少可以在出问题时追溯责任。5.3 仿真与实测不一致的常见原因很多人按叠层算好线宽板子回来后实测阻抗却和理论值对不上就开始怀疑计算工具不准。实际上偏差往往来自几个隐藏变量。FR4的介电常数不是固定值随频率升高会轻微下降低频测得的Dk4.5在2.4GHz可能只有4.2左右这会让实际阻抗比计算值高一些。过孔是另一个黑洞。馈线或者DDR走线经过过孔时过孔的寄生电容和电感会改变局部阻抗形成阻抗不连续点。高速传输线上一个阻抗不连续点在时域反射计上就是一个明显的反射峰。减少这种影响的办法是过孔尽量小、反焊盘适当加大、换层处加回流地过孔。我在DDR总线和馈线中尽量减少过孔数量不得不换层时一定成对放地孔。器件焊盘的寄生也会影响高频性能。0402焊盘本身有约0.3到0.5nH的寄生电感在DDR信号路径上放串联电阻时如果焊盘过大或者引线过长会额外抬高走线阻抗。这也是为什么我在π型网络里坚持用0402不用0603免费板的焊盘工艺做0402完全没问题。6. 免费层压板做高速的边界在哪里6.1 免费四层板能稳稳做到什么程度经过这块板的实战我给出的结论是JLC04161H-3313免费四层板DDR3做到800到1066MT/s完全可行2.4G WiFi的50欧姆馈线和匹配也没问题100M以太网更是绰绰有余。这个结论的前提是设计阶段严格计算阻抗布线时保证参考平面完整等长约束做到位。这几件事做到了免费板和付费板的差距在这个频段内不明显。反过来讲免费板也不是万能。DDR4跑到2400MT/s以上信号上升沿已经快到1ns以下外层走线和过孔的影响显著上升四层板的参考平面数量和走线自由度都不够。PCIe 3.0这种5Gbps级别的串行接口FR4的损耗和四层板的层间串扰控制基本到极限了。这些场景就不是叠层参数本身的问题而是FR4材料和四层结构的天花板就在那里。6.2 什么时候需要升级到六层板或高频板材我个人判断的升级门槛有两个信号一是总线速率超过了1.5Gbps二是射频频率超过了5GHz。跨过任何一个都不建议继续在免费四层板上较劲。六层板多出来的两个内层可以给敏感信号提供完整的隔离参考面走线自由度大幅提升高频板材的低损耗因子在高频段的好处是FR4无论如何补偿都追不回来的。但升级之前要想清楚成本。六层板打样价格是四层板的好几倍高频板材更贵。做原型验证阶段用免费四层板先把功能跑通再把验证过的DDR和射频参数迁移到正式叠层上是我比较推荐的做法。免费板最大的价值不是省打样费而是让人敢试错。6.3 我个人踩完坑后的经验清单最后整理几条这次项目中实际验证过的经验。第一做任何高速设计之前先拿到确切叠层参数不要拿通用经验值硬套。第二50欧姆、100欧姆这些目标值不是自己定的要查控制器手册和模组规格书。第三等长规则里一定要分清分组和优先级数据组内严格、组间宽松地址组对时钟严格。第四射频馈线比天线本身更容易出问题馈线短、参考面完整、过孔少这三点做到位就赢了一大半。第五预留匹配网络焊盘哪怕默认贴0欧姆调试的时候就知道有多香。免费板做高速从来都不是“能不能”的问题而是“怎么算、怎么走、怎么调”的问题。叠层参数算明白了、布线约束执行到位了、调试手段留足了JLC04161H-3313这块免费四层板能做的事情比大多数人想象中要多得多。你如果在同样的叠层上把DDR3拉到1066或者把5G馈线调通了欢迎回来交流参数。
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