★ FEATURED ARTICLE 1. MIPS寄存器实验到底在考什么搞计组这门课十个有九个逃不过“头哥”平台上的实验尤其是MIPS相关的几个。实验三这个“MIPS寄存器实验”名字看着简单实际上它是后面所有实验的地基——单周期CPU、指令译码器、数据通路全都建立在对寄存器文件Register File的理解之上。我当初做这个实验的时候一开始觉得不就是一组寄存器吗读写而已结果在Logisim里搭的时候连着两次因为写使能信号的时序问题翻车才意识到这玩意儿远没有想象中那么“白给”。先说清楚这个实验的定位。它要你做的不是“读懂MIPS指令”而是亲手搭建一个32个32位寄存器组成的寄存器堆并且实现两个读端口、一个写端口支持按寄存器号读取、按写使能信号控制写入。在这个过程里你会真正理解“寄存器文件是CPU的临时存储中枢”这句话是什么意思——所有指令要操作的数据几乎都要先经过它。我做的版本是基于单周期MIPS硬布线方案用Logisim完成电路设计然后在头哥平台上提交检查。平台会通过你预留的引脚来检测电路行为是否符合预期所以不只是“画出电路”就行引脚的命名、位宽、输入输出方向一个都不能错。这也是实验三最容易翻车的地方之一。这篇内容我会把实验涉及的原理、我实际搭建的过程、踩过的坑还有最后怎么通过平台检查的全流程写出来。不管你是刚开始做这个实验还是已经卡在某一步相信都能找到对应的解决办法。2. 寄存器文件的结构设计思路2.1 为什么是32个32位寄存器MIPS架构规定的寄存器文件就是32个通用寄存器每个寄存器宽度32位编号从0到31。其中第0号寄存器$zero是硬连线恒为零的——这是MIPS特意设计的一个“硬件加速”机制方便指令里频繁出现的“清零”或者“比较”操作直接引用一个永远为0的源操作数而不需要额外指令去清空某个寄存器。32个寄存器的选型不是拍脑袋定的。MIPS指令格式中rs、rt、rd三个字段每个占5位5位二进制刚好可以编码0到31也就是说指令里最多只能直接索引32个寄存器。这个设计其实是从RISC精简指令集的哲学出发的固定长度指令、规整的字段划分、尽量减少访问内存的次数。CPU要执行add $t0, $s1, $s2这条指令就得在一个时钟周期内同时读出$s1和$s2的值然后在下一个时钟边沿把运算结果写入$t0。所以寄存器文件在硬件上必须至少提供两个读端口和一个写端口。两个读端口并行工作让ALU的两个输入可以同时拿到数据这直接决定了CPU单周期执行的可行性。如果寄存器文件只有一个读端口那么add指令就需要两个时钟周期才能完成取数整个流水线设计都要推翻重来了。2.2 读写端口的硬件开销一个真正可用的寄存器文件从接口上看包含以下信号读端口1地址5位读端口1数据32位读端口2地址5位读端口2数据32位写地址5位写数据32位写使能信号RegWrite1位时钟信号CLK1位读操作是组合逻辑性质的只要地址稳定经过一段传播延迟后数据输出端就能拿到对应寄存器的内容不需要等待时钟边沿。写操作则完全相反它是时序逻辑必须在时钟边沿到来时且写使能信号有效的情况下才会把写数据锁存到目标寄存器里。这两个特性决定了你在Logisim里的连线方式。读地址线可以直接接到译码器数据输出通过选择器或三态门引出来写地址线则要接到另一个译码器译码后的每一路和RegWrite做与门最终统一的与门输出接到每个寄存器的使能端Enable。我当时在设计时还特意画了张表把每个信号在不同指令下的取值列出来这样可以很直观地看出RegWrite在什么时候为1、什么时候为0。从硬件成本上看32个32位寄存器本身就需要32×32 1024个触发器加上两个读端口的译码和选择逻辑、一个写端口的译码与写使能控制综合下来大概有几千个逻辑门。用Logisim搭的时候如果每个寄存器都用内置的Register组件整个电路会显得非常庞大所以我在实际搭建时采用了分层的思路先做一个32位寄存器单元再通过“阵列译码”的方式组织成寄存器文件而不是在顶层电路里一个个手动摆放所有触发器。2.3 为什么用Logisim做实验头哥平台的计组实验普遍推荐用Logisim进行电路设计原因很实际。Logisim不仅支持时钟驱动下的时序仿真还能很方便地通过“分线器Splitter”快速拆分和合并多位数总线尤其适合MIPS这样宽度固定、端口规整的电路。平台检查时通常要求你导入.circ文件或者直接在在线电路编辑器中构图所以提前熟悉Logisim的操作界面和快捷键能帮你省下大量调试时间。当然Logisim和真实硬件还是有一点差别的。真实寄存器文件在写入时需要考虑建立时间、保持时间而Logisim默认的仿真模型简单很多只要你保证时钟边沿到来时数据稳定基本都能正确写入。这也意味着你在Logisim里能通过的电路拿到真实FPGA上还要额外考虑时序约束和时钟分配但在课程实验层面理解清楚读写逻辑就足够了。3. 寄存器文件内部实现的核心细节3.1 寄存器单元的内部结构如果你展开一个寄存器的内部结构来看它的核心是多位D触发器构成的。在Logisim中直接使用Register组件位于Memory库下是最省事的方案。它默认带有一个时钟输入引脚、一个数据输入引脚、一个数据输出引脚还有可选的使能端Enable和复位端Reset。关键在于使能端的接法。如果直接把RegWrite信号接到所有寄存器的Enable上那么当时钟上升沿到来时所有寄存器都会被写入显然这不符合“只写目标寄存器”的需求。所以写端口的地址必须经过一个5-to-32译码器把写地址WriteReg[4:0]译成32路独热码然后每一路和RegWrite做与运算最后送到对应寄存器的Enable端。这样只有被选中的那个寄存器在RegWrite为1且时钟上升沿到来时才会锁存新数据。这里有一个很多人容易忽略的细节译码器的输出和RegWrite的与门本质上是在“门控时钟”。虽然在实际ASIC设计中我们一般不建议门控时钟但在Logisim教学中这种写法很常见。我当时为了让电路更“规范”使用了时钟使能方式让时钟直接连到每个寄存器的CLK而RegWrite与译码输出的与结果连到Enable。这样的话即使时钟一直在跑没有被使能的寄存器内部状态不会变化行为上是正确且安全的。3.2 读端口的选择逻辑读端口不依赖时钟它只需要根据读地址从32个寄存器中选出一个把数据送到输出端口。这部分的实现主流有两种思路。第一种是用32-to-1多路选择器MUX。32个寄存器的输出都接到这个选择器的32个输入上5位读地址作为选择信号。这种方案在Logisim里面实现非常直观放在电路里一眼就能看出“选哪一个”调试的时候也很方便。缺点是当寄存器数量增多时MUX的扇入会变得很大真实电路里可能会引起严重的延迟问题。第二种方案是三态门 总线结构。每个寄存器的输出经过一个三态缓冲器后并联到同一根32位总线上读地址经过译码后只有被选中的那一路三态门被使能其他路全部处于高阻态。这个方案更接近真实CPU内部的实现方式总线的连线也更紧凑但调试时不太直观如果某一路三态门使能信号有误总线上的数据就会“打架”导致读出错误值。我在实验里用的是MUX方案理由很简单头哥平台检查的是行为正确性MUX方案更容易保证这一点。但如果你有余力建议在理解MUX方案之后再用三态门实现一遍这对后续理解总线协议会有很大帮助。3.3 特殊寄存器x0的恒零逻辑第0号寄存器必须恒为0这几乎是实验三必考的一个点。要做到这一点可以有几种不同的实现策略简单粗暴型不给寄存器0接任何写入路径它的输出引脚直接接地逻辑0拉低。这样无论什么指令尝试写$zero都被静默丢弃。带检测型在写地址译码时把地址为0的那一路单独截断不让它触达任何寄存器同时让寄存器0的输出固定为0。优雅通用型在寄存器文件的内部把第0号单元做成一个没有数据输入、没有时钟连接、永远输出0的“假寄存器”或者说直接用常量0作为它的输出占位而已。我当时在Logisim里用的是第一种也是最直观的方式Explicitly寄存器0的数据输入悬空Enable接地数据输出接一个常量0的连接点。这个做法的好处是电路里根本看不到任何特殊处理完全杜绝了“意外写入0号寄存器导致行为不符合预期”的问题。从原理上理解x0恒零的意义主要在于简化指令集设计。比如sub $t0, $t1, $zero就可以实现把$t1的值复制到$t0而addi $t0, $zero, 5可以直接加载立即数到寄存器。如果没有x0这些操作都需要额外的指令支持指令集就会变得臃肿。3.4 边沿触发与写入时机的把控在数字逻辑里触发器分为电平触发和边沿触发两种。Logisim内置的Register组件默认是上升沿触发也就是说数据只在CLK从0跳变到1的那一瞬间被采样其他时间里数据输入端的变化不会影响寄存器内容。这个特性非常重要。MIPS单周期CPU设计里一个时钟周期内要做两件大事先根据指令读出寄存器的值然后经过ALU计算最后在时钟边沿写回目标寄存器。如果没有边沿触发而是电平触发的话写回去的新值可能会在同一周期内又通过读端口被读出来造成数据竞争和逻辑混乱。边沿触发提供了一道天然的“时间隔板”让读操作和写操作在一个周期内能够共存而不互相干扰。实际操作中我建议你在Logisim里把时钟周期调得稍微慢一点比如默认的2Hz或者4Hz然后手动点击“步进”按钮观察每个时钟边沿前后寄存器值的变化。我当时就是这样一步步确认了写入时机的正确性第一步确认上升沿到来之前写数据端口已经稳定第二步确认上升沿到来后目标寄存器的输出立刻更新第三步确认非目标寄存器的值完全不受影响。三步确认完这个模块基本上就稳了。4. 实操从零搭建MIPS寄存器文件4.1 规划引脚与布局在做任何连线之前先把顶层输入输出引脚列清楚。头哥平台通常会给你一个固定模块名比如RegFile你需要在电路里留出如下端口端口名方向位宽含义ReadReg1输入5读端口1地址ReadReg2输入5读端口2地址WriteReg输入5写端口地址WriteData输入32写数据RegWrite输入1写使能信号CLK输入1时钟信号ReadData1输出32读端口1数据ReadData2输出32读端口2数据引脚命名必须严格和平台要求保持一致大小写、下划线都别乱改。我在第一次做实验时把ReadData1写成了read_data1平台直接判定“端口缺失”白白浪费时间排查了一晚上。布局方面我建议输入引脚统一放在电路左侧输出引脚统一放在右侧中间区域留给译码器、寄存器阵列和MUX。这样不仅看起来清爽排查连线的效率也会高很多。如果一头线穿插到另一头一旦功能性出错你根本没法快速定位。4.2 构建32个寄存器的阵列在Logisim中最原始的做法是手动从器件库拖出32个Register组件然后一个一个连上数据线和时钟线。这种做法不是不行但非常痛苦尤其当你需要修改某个寄存器的连接时重复劳动特别多。更聪明的做法是使用Logisim的“自定义子电路”功能。新建一个子电路命名为Reg32里面放一个32位的Register组件把输入、输出、时钟、使能引脚引出来。然后在顶层电路中把这个子电路实例化32次。以后如果要统一修改寄存器的行为只需要改Reg32内部结构所有实例自动生效。不过要提醒一句Logisim的贴近电平和端口连接方式比较灵活实例化时要注意每个实例的引脚编号和顺序。我一般会在Reg32内部给每个引脚起好名字这样在顶层连线时Logisim会自动按名称匹配而不是靠肉眼判断引脚顺序。32个寄存器实例排布成4行×8列的矩阵最左边一列是0号寄存器。由于0号寄存器输出恒为0我在顶层电路里直接把它的输出从Register组件上断开接了一个常量0到MUX输入的第0通道。其他31个寄存器的输出则正常接入MUX。4.3 搭接读端口MUX读端口1和读端口2分别需要一个32-to-1的MUX。Logisim的Multiplexer组件默认支持可配置数据位宽和选择位宽选择位设为5位时输入引脚会自动变成32路。每一路的输入位宽设为32位即可。连接方法并不复杂。把32个寄存器的输出线全部拉到MUX的输入引脚上顺序和寄存器编号一一对应。然后读地址ReadReg1接到这个MUX的选择端MUX的输出就是读数据1。对第二个读端口同样的方式复制一份MUX但所有的输入仍然来自寄存器阵列的输出不要偷懒直接复用第一个MUX的输出——因为你需要两路数据同时有效且可能不同如果两个读口使用同一个选择器和输出就完全丧失了两个读端口的意义。实践中我发现一个易错点把两个读端口的MUX接到同一个寄存器输出线之后一定注意位宽。Logisim里细线表示1位粗线表示多位但两根位宽不同的线接在一起时除非使用Tunnel或Splitter否则很容易出现“线宽不匹配”的错误。最稳妥的做法是用Tunnel给每个寄存器输出起一个标识名例如R0、R1……然后在MUX输入那边用同样名字的Tunnel引过来连线会自动拼接完全避免鼠标拖线时误连。4.4 搭接写端口译码与使能逻辑写端口的控制逻辑是整个寄存器文件的核心难点。具体步骤如下把WriteReg5位接到一个5-to-32译码器上。译码器的32个输出中对应编号的那一路为1其余为0。把译码器的每一路输出和RegWrite信号做AND运算得到32路“写选通信号”。每一路写选通信号接入对应Reg32子电路的Enable引脚。所有寄存器的CLK引脚统一连接到顶层CLK输入。所有寄存器的数据输入引脚统一连接到WriteData总线。这里要特别说明一下AND门的摆放。32路AND门如果一个个手动放电路会非常庞大。我的做法是使用Logisim的“位扩展”功能先把RegWrite这个1位信号通过Bit Extender扩展成32位的总线每一路都等于RegWrite然后和译码器的32位输出逐位AND。这样一来只需要一个32位宽的AND门就能完成全部32路选通信号的生成电路瞬间从“多脚怪”变成一条干净的总线级联。在实际验证时你可以用Logisim的“探针Probe”功能在关键节点上添加探针来观察信号值。比如译码器的输出、AND门的输出、以及MUX的最终输出。探针不改变电路行为但能帮你直观定位到具体是哪一个寄存器的使能信号出了问题。4.5 头哥平台的提交与检查完成电路并自测通过后进入头哥平台提交环节。这里有几个细节值得注意。平台一般支持你在网页端直接编辑电路也支持上传Logisim文件。不管哪种方式请确保你在本地保存的.circ文件中顶层电路名称与平台要求一致。我在做其他实验时遇到过一种情况本地电路没问题但上传后平台提示找不到模块就是因为顶层电路名字默认叫main而平台要求叫RegFile。解决方法是右键顶层电路标签重命名为要求的名称。还需要注意引脚类型。Logisim的引脚组件有Input和Output两种类型平台检测时看的是引脚名称和类型是否匹配。如果你不小心把一个输出引脚画成了输入引脚虽然本地仿真可能也“看起来能跑”但平台的自动评测会直接报错。建议提交前逐项核对端口列表而不是只靠仿真结果判断。平台评测本质上是仿真你提交的电路给定一组输入信号序列检查输出是否符合预期。常见评测点包括写使能为0时写入操作不发生所有寄存器保持原值写使能为1时只有WriteReg指定的寄存器改变其他寄存器不变寄存器0始终输出0尝试写入无效两个读端口可以同时读出不同寄存器的值把这几条在Logisim里用测试向量过一遍基本就能稳过平台测试。5. 寄存器文件的自测与验证方法5.1 手动仿真测试用例设计在正式上平台评测之前自己先手动仿真几组用例能节省大量后续调试时间。我这里给出一个我实际用过的测试序列你可以照着做。初始化把所有寄存器清零可以通过重置电路实现。然后在Logisim的时钟设为步进模式保证每次只前进一个时钟周期方便观察。测试序列1——基本写入RegWrite1WriteReg5WriteData0x12345678。手动产生一个上升沿。观察寄存器5的值是否变成0x12345678同时寄存器6、4等相邻寄存器不发生改变。测试序列2——写使能关闭保持上述状态然后设置RegWrite0WriteData0xDEADBEEF。再次产生上升沿。观察寄存器5的值依然为0x12345678说明写使能有效阻止了写入。测试序列3——读端口独立寄存器1写入0x11111111寄存器2写入0x22222222。设置ReadReg11ReadReg22。观察ReadData10x11111111ReadData20x22222222两者互不干扰。测试序列4——x0寄存器设置WriteReg0WriteData0xFFFFFFFFRegWrite1。产生上升沿。观察到无论怎么操作寄存器0的输出始终为0。如果你在Logisim里把这四组测试用例全部跑通且输出和预期完全一致那么寄存器文件的核心功能就没有问题了。接下来的事可以放心交给平台的自动评测。5.2 用Logisim的“组合逻辑分析”辅助调试Logisim里有一个很实用的功能叫Combinational Analysis它可以根据你选中的电路部分自动生成真值表也可以根据真值表自动生成电路。我当时用它来辅助验证MUX选择逻辑是否正确。做法是单独复制一份MUX电路选中后打开组合逻辑分析窗口Logisim会列出所有输入端和输出端并生成对应的布尔表达式。虽然对于32位宽的数据通路真值表会是天文数字但你可以只看关键位的行为是否合理比如最低位和最高位的布尔表达式是否符合预期。还有一个更笨但更有效的调试方法在关键信号线上加LED组件。当时钟步进时LED的亮灭可以告诉你某一位当前是高还是低肉眼就能判断数据大概是什么。这个方法精度不高但在“完全无头绪”的时候非常管用至少能缩小排查范围。5.3 时序问题导致的“诡异现象”Logisim的仿真模型相对理想但如果你在同一个电路里面混合了太多不同触发方式的变化仍然会出现一些看起来“不可思议”的问题。比如我曾经遇到过一次写入寄存器后马上切换读地址去读同一个寄存器发现读出来的值还是旧的要再过一个周期才更新。排查后发现我的写数据是经过一个组合逻辑链计算出来的组合逻辑链的延迟导致在时钟边沿到来时WriteData还没来得及稳定寄存器采样到了旧值。这在单周期CPU中尤其常见——因为你必须保证“在时钟边沿之前所有组合逻辑的输出都稳定下来”否则任何时序电路都可能采到错误的值。解决思路有三个方向简化组合逻辑链的级数减少延迟把时钟周期调大给组合逻辑留出更多稳定时间在关键路径上插入寄存器打拍不过这会改变架构课程实验一般不推荐在寄存器的实验里你的写数据往往直接来自外部输入或一个锁存器不太会有复杂的组合逻辑延迟问题。但如果你把实验三和后面的实验五MIPS单周期CPU连在一起做这个问题就非常真实了。建议从现在就养成“时钟边沿之前必须稳定”的意识。6. 常见问题与排查技巧实录6.1 写不进去寄存器值死活不变这是最经典的问题。如果你设置好WriteReg、WriteData和RegWrite手动触发时钟后寄存器值没有任何变化按以下顺序排查先看RegWrite是否为1。很多人在Pin上手动拨动开关但接错位置导致控制的是另一个引脚。再看Enable端是否接到正确的门控信号。如果Enable悬空Logisim默认认为是0寄存器永远不使能。再看时钟是否真正接到了寄存器的CLK引腳。特别是使用子电路封装时很容易漏连内部CLK到顶层信号。最后看WriteData是否真的连到了每个寄存器的数据输入端。用探针在WriteData总线上看数值确认不是悬空状态。6.2 写一个寄存器结果一整排都变了出现这种情况几乎可以断定是写使能逻辑没有做到“逐寄存器独立”。常见原因之一是把RegWrite直接连到了所有寄存器的Enable上完全没有经过地址译码。另一个原因是AND门位宽使用错误比如你希望每一位单独控制结果用了一个1位AND门导致所有寄存器共用一个选通信号。还有一个隐蔽问题如果你在Logisim里复制的寄存器子电路实例Probe显示Enable引脚的编号或顺序不对有可能连到了邻近实例的引脚造成错位。解决方法是删除所有实例重新按正确顺序放置并在连线后通过“标签定位”再检查一次。6.3 读出值一直是0或者读出的是邻近寄存器的值这种情况大概率是MUX的输入顺序和寄存器编号对应错了。Logisim中MUX的输入引脚从0开始编号如果你把寄存器1的输出接到了第0路输入那当ReadReg11时选中的其实是寄存器0的输出恒零表现出来的现象就是“读出一直是0”。排查技巧在MUX输入侧用Tunnel标上R0到R31再在寄存器阵列输出侧用同名Tunnel连接。这样即便线路交叉名称一致即可保证正确连接最大程度避免“按引脚序号连错”的问题。6.4 平台评测本地通过上传就失败这类问题很令人崩溃但通常原因很简单。首先检查引脚命名。头哥平台的端口名往往是精确匹配的你本地叫ReadData1平台要求RD1那就必须改成RD1否则自动评测根本找不到输出信号。其次检查引脚类型。如果是输出端口却被你误设成Input类型平台在驱动输出时会发生冲突评测直接从第一步就失败。前往Logisim的引脚属性面板确认每个引脚的“Input/Output”属性完全正确。最后检查顶层电路名。这看起来像一个低级错误但确实频繁发生。用右键点击顶层电路标签重命名即可。6.5 一份推荐的自查清单提交前把下面这份清单过一遍基本能避免90%的提交失败检查项操作端口名称与平台要求逐字节核对注意大小写端口方向与平台要求逐一比对区分Input和Output顶层电路名重命名为平台指定模块名寄存器0恒零读0号寄存器输出永远为0读写功能4.1节中的测试序列全部通过时钟连接所有寄存器CLK引脚统一接CLK写使能有译码门控不直接并联所有EnableMUX顺序输入顺序与寄存器编号严格一致位宽检查所有32位数据线无意外降位宽子电路引脚内部引脚编号与外部连线正确匹配7. 从寄存器到单周期CPU这个实验的后续空间做完实验三你手里已经有了一块“能读能写、双端口并行访问、x0恒定为零”的寄存器文件。下一个自然而然的问题就是把它接入指令译码器和ALU之后怎么组成一个完整的单周期MIPS CPU我当时在做完寄存器实验后紧接着就把注意力放在了数据通路的整体设计上。核心思路是指令存储器输出32位指令其中[25:21]是rs字段[20:16]是rt字段[15:11]是rd字段。寄存器文件的ReadReg1接rsReadReg2接rtWriteReg通过一个MUX在rd和rt之间切换选择信号来自指令译码器判断当前指令是R型还是I型。ALU运算结果接回WriteDataRegWrite则由控制信号决定——只有sw这类不写回寄存器的指令才把它拉低。如果你能自己动手把这个数据通路完整连起来你会发现实验三里做的寄存器文件是整个CPU里最“规整”的模块所有端口的意义清晰、读写逻辑完全和MIPS手册一致、调试时也最容易验证。反而是ALU控制单元和指令译码器这些模块因为不同类型的指令对控制信号的要求各不相同花的时间更多一些。还有一个值得留意的点是单周期CPU里的时钟周期需要覆盖完整的关键路径取指→译码→读寄存器→ALU计算→写回寄存器。其中寄存器文件的“读”发生在译码阶段“写”发生在时钟周期末端二者共享同一个时钟周期但依赖边沿错开。这也是为什么实验三里要反复强调“上升沿写入”的原因。真正理解了这一点你再看任何CPU数据通路图都会有“原来如此”的通透感。如果你想进一步挑战可以做流水线版本的MIPS CPU设计。那时寄存器文件会出现一个新的问题写后读冲突Write-After-Read conflict。因为流水线下一条指令可能正在读寄存器而上一条指令要再过几个周期才写回。解决思路包括前递Forwarding和停顿Stall但前提是你得先把寄存器文件的行为吃得透透的否则后面分析冲突原因时很容易一头雾水。8. 我做完这个实验后的几点体会复盘一下整个实验三让我印象最深的不是电路本身有多复杂而是“引脚命名”和“逻辑门控”这两个细节几乎决定了你是在顺利通宵还是痛苦通宵。我先说命名。好的命名习惯不是可有可无的洁癖而是工程效率的保证。给每个寄存器输出用Tunnel标注R0到R31给关键控制信号统一前缀比如所有写使能相关信号都以WE_开头给子电路引脚起能看懂的名字而不是默认的p_in_0。这一套做下来后续调试定位的速度会快好几倍。真实芯片设计里命名规范也是代码评审中的重要环节这个习惯可以从实验室就开始养。再说门控。我当时一度为了追求“简单”把RegWrite直接并联到了所有寄存器的Enable上导致一写全写仿真结果完全乱套。后来冷静下来老老实实加入5-to-32译码器和32路AND门才把问题彻底解决。数字电路里偷懒省逻辑最后往往要用更多时间去填坑。这句话在寄存器文件实验里表现得淋漓尽致。最后再分享一个小技巧。如果你发现自己已经改了半个小时的连线还没解决某个bug不要继续在Logisim里硬抗把问题写下来用文字描述一遍“数据从哪里来经过哪些逻辑到哪里去”。很多时候卡住的真正原因不是电路而是脑子里的模型不清晰。把逻辑理清楚了解决问题往往只需要五分钟。这个实验之后我明显感觉到自己在看数字电路图的时候不再是一个一个元件地“读”而是能自然地按“数据通路”、“控制信号”、“时序边界”三个维度去分析。这个思维转变的价值远超过实验本身的分数。
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