AGM SOC AG32VF407（MCU+CPLD）脱离Quartus开发CPLD

前言前面的文章 《AGM SOC AG32VF407MCUCPLD点灯测试》 有介绍官方文档中使用了Quartus来开发CPLD部分。但是这个方式存在商业合规性问题试了试其实也可以不基于Quartus进行开发这篇文章将对此做个说明。基础说明不使用Quartus就需要有别的工具可以用来综合生成网表。其实这个AGM也是有在做了不过文档上都没太提及。另外不使用Quartus的话确实整体的分析、仿真等的也没有其它上手简单的工具。AGM FPGA完整开发流程分为六大步骤第一步工程创建。第二步导入设计文件。 包括Verilog源码、IP核、约束文件。第三步综合与布局布线。 把RTL代码转化为逻辑网表再映射到FPGA内部硬件资源。第四步仿真验证。 Supra支持对接第三方仿真工具完成功能仿真与时序仿真提前发现逻辑bug避免等硬件样机调试时才暴露问题。第五步生成比特流文件。 可生成JTAG在线调试文件也可生成外挂Flash固化文件。第六步下载器烧录调试。上面官方开发流程说明中最主要的是仿真验证阶段需要借助第三方工具。在AGM Supra工具的文档中有一个《MANUAL_AGRV2K_4.2_Native.pdf》文档其中介绍了Native Mode开发流程这个模式下综合是使用Supra工具来说实现的。选择对应开发ModeNative 选项AGM Supra 综合工具Synplicity 选项第三方综合工具例如SynplifyMentor 等Compatible 选项兼容Altera Quartus II 的综合工具。下面主要介绍Native mode 的设计流程这个流程仅支持Verilog 语言的设计输入。如使用Compatible 设计方式可参考3.0版本Manual 文档。在Native模式下开发流程可以如下其中Icarus的使用也可以参考下面文章《轻量级开源Verilog编译仿真工具 Icarus Verilog GTKWave 简单体验》流程介绍首先还是需要配置资源和项目然后生成逻辑项目之后可以进行RTL开发开发完成后使用Supra打开项目选择Tools Migrate接下来模式选择Native之后选择下一步接下来选择需要设计的设计文件选择下一步就会开始综合结束后选择Finish就会开始编译编译完成就可以烧录到芯片中使用了后续如果只是修改代码内容只需要重新编译即可后记使用Native模式下开发可以避免使用Quartus带来的合规性问题不过工具上可能不如Quartus使用方便。不过AG32VF407本身逻辑资源有限也不会用来开发特别复杂的应用Icarus和Verilator等的工具用用也是够的。