★ FEATURED ARTICLE 干模拟电路这行绕不开的三大件里LDO绝对算一个。低压差线性稳压器Low Dropout Regulator看起来拓扑简单——一个功率管串在输入输出之间一个误差放大器盯着输出电压最多再加一颗基准源可是真到流片、测试小毛病能折磨你好几轮。这篇文章把我这几轮做LDO模拟集成电路设计的思路、踩坑、补救办法完整写下来从规格怎么定、架构怎么选到环路补偿、仿真验证、版图匹配和回片实测适合正在学电源管理或者第一次接片内LDO任务的工程师参考。不是说照着抄就能出片但至少能让你的第一版少几个致命bug。1. 设计目标从应用场景倒推规格而不是先抄一版电路1.1 为什么放着现成LDO不用非要自己画一个当时要在一个传感器信号链芯片里给模拟前端和ADC做电源域外部输入电压从3.3V到5V波动内核需要1.8V。第一反应当然是拿现成低压差线性稳压器但有两个问题一是板级方案占面积、增加BOM二是在片内集成LDO可以跟着整体工艺走不用额外买封装和外围器件。更重要的是这颗LDO输出的1.8V要喂给高精度模拟链路对电源噪声和负载瞬态都有明确要求现成芯片的指标不一定卡得准。做片内LDO和买成品稳压器的心态完全不同。成品芯片是通用货内部基准、反馈、保护都固定了你只能挑上下限片内LDO则可以把基准电压和负载特性绑定到具体电路比如知道后级是SAR型ADC输入电流是周期性的阶跃而不是随机噪声那么瞬态响应指标就可以针对这个特征来优化而不是盲目追求某几项参数。另一个现实原因是成本。一颗单独的LDO芯片加上封装、PCB走线、外围电容摊到整个系统里是几十美分的成本而在主芯片内部多画一块LDO只增加一小块die面积。尤其当系统里有好几个电源域——数字核1.2V、IO 3.3V、模拟1.8V——片内集成多个LDO比放一堆独立芯片划算得多。这也是这几年各类高集成度芯片里电源管理模块越来越多选择全片内实现的原因。1.2 我整理的规格表每个数字都是算出来的这颗LDO的规格不是拍脑袋定的。当时的系统有几个硬约束输入来自USB 5V或者两节碱性电池电压会从5.5V一路掉到3.3V输出1.8V要同时给模拟前端和ADC供电纹波和瞬态直接进有效位数系统大部分时间处于待机只有采集信号时才会拉大电流。根据这些约束我列了一张规格表参数目标设计依据输入电压 VIN3.3V ~ 5.5V兼容USB和两节碱性电池输出电压 VOUT1.8V ±1.5%ADC参考范围最大负载电流150mA系统峰值功耗约270mW静态电流 IQ 80μA常开电源域待机为主压差电压 300mV 150mA电池电压跌落时仍能稳压线性调整率 2mV/V输出精度子项负载调整率 8mV0.1mA到150mA变化PSRR 50dB 1kHz抑制板级电源纹波输出噪声 150μVrms模拟链路噪声预算相位裕度 60°全负载、全温度、全工艺角拿压差电压举个例子。有的人看到输入最低3.3V输出1.8V理论裕量有1.5V可能觉得压差根本不用做小。但你把场景拉宽一点如果这颗LDO要放进电池直供的传感器里电池放电到2V左右还想保住1.8V输出那300mV压差就非常关键。压差电压主要受功率管导通电阻限制提前做小的代价是多花一点芯片面积和静态功耗做太大了以后换应用场景就要重新设计。模拟电路设计里这种先见之明很重要规格表里每个数字背后都应该有一个可追溯的场景。1.3 工艺约束用哪个器件做功率管不是随意的工艺选择会直接影响架构。我先定了0.18μm的工艺平台VIN最高到5.5V所以功率管不能直接用1.8V核心管要用耐压更高的IO器件。误差放大器内部则可以用低压核心管来降功耗但输入共模范围要覆盖到反馈分压后的0.6V附近。整体思路是高耐压器件承担电压和电流低耐压器件承担精确控制各管其职。这里有个容易忽略的坑IO管的阈值电压和跨导参数跟核心管差不少做误差放大器时要注意它们的失配特性。我的做法是让输入对管和电流镜用同一类器件避免混合使用导致系统性失调。还有0.18μm工艺的IO管栅氧化层厚栅电容大如果拿它做误差放大器的输入管极点会拉低不少。所以输入级用核心管更合理但必须确认ESD和耐压保护不会把输入电压拉到安全范围之外。2. 架构定型功率管、误差放大器与反馈网络怎么搭不打架2.1 功率管选PMOS还是NMOS是一道系统题LDO功率管的选择本质上是压差、驱动复杂度和稳定性的三方博弈。PMOS方案是把PMOS接在输入和输出之间栅极由误差放大器控制。正常工作时PMOS源端接VIN漏端接VOUT只要VIN比VOUT高出一点PMOS就能工作在饱和区压差可以做到非常小。NMOS方案则是源极跟随器结构输出端是源极想输出1.8V栅极电压至少要比输出高出VGS通常在2.4V以上。在输入只有3.3V时这就很勉强输入接近输出压差时NMOS根本没法稳压。两类方案各有适用场景。NMOS源极跟随器有天然的低输出阻抗瞬态响应好对输出电容要求低且没有PMOS方案常见的主极点必须在误差放大器输出端的限制稳定性更好分析代价是需要额外的电荷泵或自举电路来抬高栅压或者干脆接受较大的压差。PMOS则相反结构最简单压差小但功率管栅极电容通常很大直接挂在误差放大器输出端贡献一个低频极点对补偿网络的要求更高。方案压差驱动复杂度环路极点瞬态响应PMOS小VDSat低直接驱动栅极点频率较低中等依赖补偿NMOS大VGS需要电荷泵源随输出阻抗低较好输出极点为主这个项目输入和输出之间经常有1.5V以上的电压差用NMOS加电荷泵会增加静态电流跟IQ80μA的约束冲突用PMOS虽然稳定性费点心但可以省掉电荷泵整体功耗更有优势。我最终选了PMOS。2.2 误差放大器满足三个要求增益、摆率、功耗误差放大器是LDO里决定稳压精度和响应速度的核心。我用的结构很经典五管OTA做第一级提供差分输入和高增益再接一级共源放大用来驱动功率管的栅极。两级结构在这个应用里足够级数再多会引入附加相移相位裕度很难做。增益方面目标环路增益至少要60dB以上。环路增益越低输出对基准偏差的抑制能力越差输出精度就会偏离1.5%的指标。具体算下来带隙基准输出0.6V反馈分压后误差放大器输入端也是0.6V整个环路的直流增益把VOUT锁定在1.8V这部分由低频环路增益保证。摆率是另一个容易被低估的参数。当负载电流突然增大时输出电容会被抽走一部分电荷VOUT瞬间跌落误差放大器必须把功率管栅极电压拉低以增大电流。栅极电容大如果误差放大器的输出级电流太小栅压变化速率跟不上VOUT就会产生明显尖峰。我当时的做法是把第一级尾电流控制在5μA左右共源输出级电流给到适当更大一些专门用来提供摆率。静态电流预算也要从架构层面卡死。总IQ限80μA带隙基准、误差放大器、反馈分压网络、保护电路都要从这里面分。误差放大器分到10μA左右已经算大方了新手容易在这里失控——每加一级缓冲器、每一个偏置分支都在吃掉待机功耗预算。2.3 反馈电阻分压与基准电压取值的两难反馈网络把VOUT分压后送给误差放大器分压比决定输出电压。基准选了0.6V的带隙基准那么VOUT1.8V就需要分压比1.8:0.63:1也就是上反馈电阻Rfb1取下反馈电阻Rfb2的2倍。有人会直接选300k和150k参考点电流0.6V/150k4μA已经很省。我最后选了240k和120k基准节点静态电流5μA。为什么不再往下压因为电阻阻值越大版图上占据面积越大电阻自身的绝对误差和温漂也更难匹配更重要的是反馈节点对寄生电容非常敏感阻值大了这个节点的极点频率会掉到环路带宽内破坏相位裕度。240k和120k这个量级在0.18μm工艺下是精度和面积的平衡点实测下来反馈分压网络的失配大概能做到0.2%以内。输出电压公式自然是VOUTVREF×(1Rfb1/Rfb2)。为了留校准余量我在上反馈电阻上并联了4位微调开关每位能调0.5%左右数字校准范围覆盖到±3%。这个设计在流片后被证明非常有必要实测发现带隙基准的初始偏差有±1.2%靠微调开关把输出精度拉回了1.5%以内。2.4 低静态电流和快速瞬态响应天生矛盾很多第一次做LDO的人会卡在这里仿真里负载阶跃响应太慢于是不断加大误差放大器电流结果IQ超标再把电流降回去瞬态又不行了。本质原因是误差放大器的带宽和摆率与静态电流正相关而LDO要应对的电流阶跃频率越来越高。我把这个问题理解为信息传递的带宽约束。负载突变相当于给环路发了一个阶跃事件误差放大器必须在几个微秒内把功率管栅压推到新的平衡点。如果用小学算数来估算恢复时间150mA阶跃、输出电容1μF假设下冲80mV恢复需要的时间大概是C×ΔV/ΔI 1μF×80mV/150mA ≈ 0.53μs。误差放大器输出级至少要能在这个时间尺度内完成对栅极电容的充放电否则下冲会直接乘上电容分压比例变大。所以设计策略不是既当乖学生又当运动员而是看规格里哪项优先。这个项目是持续轻载、偶尔突发100mA的使用画像那就要接受恢复时间稍长同时把下冲控制在模拟前端允许的范围就行。规格表里没有写死恢复时间小于多少只写了负载调整率和稳定性这就给了架构留了缓冲。3. 环路稳定性LDO的难点有一半都在这3.1 三个主要极点把LDO逼成补偿大师如果只看直流框图LDO就是一个典型负反馈系统基准接误差放大器反相端反馈分压接同相端输出经过分压再反馈回来。但实际环路里有几个寄生极点每一个都可能让相位裕度归零。第一个主极点P1在误差放大器输出端。这个节点的阻抗很高——误差放大器输出电阻并联功率管栅极旁边还挂着功率管的大栅电容所以P1往往在几十kHz左右是我们的主极点。第二个P2在输出节点由功率管输出阻抗和输出电容共同决定。重载时负载电阻小P2被推高轻载时负载电阻大P2会掉到几百赫兹和P1挤在一起相位裕度瞬间恶化。第三个P3在功率管栅极附近的高频寄生路径上一般在几MHz以上通常不影响穿越频率但会限制你能把环路打开多宽。三个极点的位置决定补偿策略。P1和P2距离太近相位在穿越频率之前就开始塌必须用力拉开其中一个或者用零点来补。这也是为什么LDO对输出电容的特性这么敏感——它不只是滤波它是环路的一部分。3.2 输出电容ESR零点救命的数字窗口输出电容的等效串联电阻ESR会给环路贡献一个零点fz1/(2π×ESR×CL)。这个零点如果落在穿越频率附近能有效增加相位裕度。问题是不同电容的ESR差得离谱大电解电容ESR有几百毫欧零点可能落在几十kHz陶瓷电容ESR只有几毫欧到几十毫欧零点可能在几MHz以上基本救不了环路。当时我第一版仿真用的理想电容模型什么都带相位裕度68°直接通过。后来在实测板子上换成真实陶瓷电容空载阶跃出现明显振铃才知道理想电容把ESR零点这回事还回去了。陶瓷电容ESR太小在穿越频率附近没有相位提升原本就不宽裕的相位裕度直接掉到危险区间。回过头去看数据手册里只要写了ESR必须大于X mΩ的LDO原因就在这里。如果输出电容ESR太低可以在板上串一个小阻值电阻人为把ESR抬到目标范围。我后来在做版图验证时都会把输出电容模型设为带ESR的损耗模型用最小ESR和最大ESR各仿一遍确保整个窗口内都稳定。3.3 空载时的极点漂移空载振荡往往从这里来空载是LDO最诚实的一关。此时负载电流趋近于零功率管的输出阻抗非常大加上反馈电阻网络的分压电阻输出节点的等效电阻能到几MΩ级别。输出电容1μF按照f1/(2πRC)计算P2可以低到160Hz附近。这个低频极点和P1靠得很近在穿越频率之前就把相位拖没了整条环路变成接近不稳定状态。很多人仿真时习惯带上最小负载10μA、实际测试时却完全空载就会遇到仿真稳、实测振的现象。LDO设计规范里通常会规定最小负载电流就是为了把这个极点推到安全范围。我曾经在第一版里试图通过加大输出电容让空载极点更低结果相位裕度并没有变好反而因为输出极点更低和主极点的距离更远带来了另一个问题环路带宽被压缩瞬态恢复更慢。正确的思路不是靠负载救场而是靠补偿把空载极点造成的相位损失补回来。我最后用的办法是反馈前馈零点下面细说。3.4 补偿方案从简单米勒到反馈前馈零点补偿方案我前后对比了三种。第一种是简单米勒补偿在误差放大器输出端跨接电容Cc把P1压低让P1成为绝对主极点P2和P3都在穿越频率之外。这个方案结构最简单但代价是带宽低、瞬态恢复慢而且Cc做在片内面积不小。第二种是在输出级用米勒电容做有源补偿效果更好但需要仔细设计内部零点的位置容易引入右半平面零点风险。这个对于第一次流片来说风险偏高。我最后采用的是第三种——反馈前馈零点在反馈电阻Rfb1上并联一个电容Cf。这个电容会在高频时形成直通路径给环路增加一个零点。零点的位置由fz1/(2π×Rfb1×Cf)决定Rfb1取240kCf取几十皮法零点落在几十kHz量级正好覆盖P2的漂移范围。这个结构的最大好处是几乎不增加静态电流也不需要额外的有源电路。实测效果很明显空载时相位裕度从28°拉到了62°。代价是高频环路增益会略微抬高但因为输出电容把高频极点压住了整体在穿越频率处依然稳定。4. 仿真验证DC扫描、开环稳定性与瞬态响应轮流审问4.1 直流工作点先把每个管子拖进正确区域设计进入仿真阶段后我做的第一件事不是看瞬态而是花时间把直流工作点全部打出来。从VIN3.3V、VOUT1.8V、负载100mA这个典型条件出发依次查看功率管的VDS、误差放大器输入对管的VDS、反馈分压网络的工作电流。功率管在正常输入下VDS要大于200mV保证它工作在饱和区如果看到VDS只剩几十mV说明管子已经进入线性区导通电阻主导反映到直流增益上就是环路增益塌了。错误的常见来源是误差放大器的输入共模范围。反馈分压后的参考点电压是0.6V如果输入对管采用PMOS差分对共模电压可能刚好落在输入范围的边界导致输入对管有一边不饱和输出失调变大。我在图纸里把输入对管的偏置点做了两次检查确认共模范围覆盖0.6V±0.3V才放心。DC工作点检查完接着做输入范围扫描VIN从2.0V扫到5.5V观察VOUT曲线。如果VOUT在某个点上开始滑落说明这个输入下环路已经控制不住输出要么是功率管进入线性区要么是误差放大器共模超限。我第一版在VIN2.2V附近发现VOUT掉了40mV最后确认是功率管尺寸不够把宽长比加宽了20%才解决。4.2 环路增益与相位裕度断点放哪里最容易算错环路稳定性仿真的断点位置很重要。很多新手直接在输出端断开反馈电阻然后把激励加在电阻上这样测出来的环路往往被负载效应污染。我的做法是把环路断开在误差放大器输出和功率管栅极之间插入一个AC激励和测量探针从断开点注入小信号在断开点的另一侧测返回信号得到环路增益A(f)β(f)的波特图。仿真频率范围从1Hz扫到100MHz重点看两个数字0dB穿越频率和该频率对应的相位。穿越频率不是越高越好它要和输出电容极点、功率管栅极点保持足够距离。一般我会要求穿越频率大约在3kHz到100kHz之间相位裕度全corner都大于60°。我习惯列一个corner矩阵来跑稳定性。VIN取3.3V、4.2V、5.5V三档负载取0.1mA、10mA、150mA三档工艺角取SS、TT、FF温度取-40、25、125摄氏度。矩阵规模不小但自动化脚本跑下来也就几小时。只仿TT corner就敢拍板是后面实测出现振荡的主要来源。4.3 负载阶跃瞬态过冲和振铃要怎么区分负载瞬态仿真是把负载电流在1μs内从0.1mA切到150mA再切回来观察VOUT的过冲和下冲。这个仿真直接暴露两个不同问题前沿尖峰和振铃。前沿出现尖锐的电压尖峰多半是误差放大器摆率不够输出级来不及给栅极充放电。这种问题加大输出级电流或者换成Class AB结构的输出级就能缓解。振铃则是相位裕度不足的典型表现波形衰减得很慢周期通常在几十kHz到几百kHz。我在调整补偿参数时会用振铃周期反推主极点频率验证补偿方向是否对。如果只看到一个大鼓包而没有明显振荡可能只是带宽不够。输出电容会暂时维持VOUT误差放大器用几分之一毫秒把栅压推到位这种响应在很多应用里其实可以接受只要幅度不超标。规格表里写的是负载调整率小于8mV瞬态过冲按模拟前端预算留了100mV余量所以我在仿真阶段没有强求恢复时间必须小于50μs。4.4 PSRR、线性调整率与温漂仿真的小流程PSRR的仿真方法是给VIN叠加AC小信号从1Hz扫到10MHz看VOUT上的传输系数。低频PSRR主要靠环路增益环路增益越低PSRR越差高频PSRR则主要靠功率管栅漏电容的前馈路径和误差放大器绕行的寄生通路。实测表明50dB1kHz的目标常规两级误差放大器架构在10kHz以下都能满足问题在高频段。线性调整率的仿真就是DC扫描VIN记录VOUT的变化量。只要环路增益够这个数通常不会太差。我实测线性调整率1.2mV/V低于2mV/V的指标余量不错。温漂扫描要把基准和整个反馈网络都拉进-40到125摄氏度循环。带隙基准的温漂系数是重点常规电压模式带隙在0.18μm下能压到几十μV/°C但布版时热对称性如果做得不好片上热梯度会让基准漂移翻倍。反馈电阻也要选低温度系数电阻类型否则分压比温漂会直接进入输出精度。这颗LDO的整机温漂在1.8V输出上大约±10mV折合±0.55%离1.5%的指标够远。5. 版图布线与后仿寄生、匹配与热的真实面孔5.1 功率管版图面积、金属和热效应的三角交易功率管的尺寸按最差条件核算150mA、300mV压差目标下导通电阻约等于300mV/150mA2Ω。考虑工艺角和温度典型值要留足余量我第一版设计的PMOS功率管采用了W40μm、L0.5μm、共20指的结构总栅宽约800μm。仿真各corner下RDS(on)最大2.0Ω看起来满足需求。但版图不是画完管子就结束。从顶部Pad到源端再到漏端的金属走线也会贡献电阻如果走线窄150mA电流流过0.5Ω附加电阻压差直接多出75mV之前算的dropout预算全打水漂。我用两层金属并联走输出大电流通道走线宽度按1mA/μm的经验值留量并且让功率管的源漏两端分别均匀接到金属网络上避免某一侧电流拥挤。热效应也要注意。大压差时比如5V转1.8V、带150mA负载功率管区域功耗接近0.5W片内局部温度可能比周围高十几摄氏度。这个温度梯度会通过衬底传到基准源和反馈电阻附近造成温漂失配。我的做法是把基准源和精密的反馈分压电阻放在功率管主导热方向的另一侧中间留一段隔离优先保证参考链路的温度一致性。5.2 反馈电阻与输入对管的匹配共质心不是选择题误差放大器输入对管的失配直接转换为输出电压误差。1.8V输出想控制在1.5%以内大约相当于27mV误差折算到误差放大器输入端约9mV。在0.18μm工艺下普通的对冲型布局很容易做到3~5mV失配但如果你随便摆在功率管旁边热梯度加衬底噪声会把失配推到几十毫伏。所以输入对管用了共质心布局周围加了一圈dummy管两个输入管完全对称栅极方向一致确保工艺刻蚀偏差对两只管子影响相同。这个细节在仿真里完全看不到回片后却能改变几十个mV的精度。反馈分压电阻同样要匹配。240k和120k这两个电阻我用了单位电阻串并联的方式实现每个单位电阻都是相同的方块电阻中间用金属互连串联。单位电阻周围放dummy两端加相同的金属过孔排列减小光电刻蚀不均匀的影响。匹配目标是把分压比误差控制在0.3%以内最终实测接近0.2%。5.3 后仿与原理图仿真的差距寄生都加在哪里后仿最明显的差异是金属走线电容和栅极寄生。功率管栅极在原理图里是理想节点加了版图后寄生电容会多出几pF把P1频率往下压。如果原来的相位裕度只有65°后仿可能掉到45°勉强及格但不舒服。反馈节点Rfb2上的寄生电容也很讨厌它会在高频形成额外的极点如果寄生电容过大甚至会产生振荡倾向。我把后仿参数逐条打印出来和原理图对比发现输出走线寄生电容在VOUT节点上多了一个约2pF的电容虽然不致命但和1μF输出电容相比它能把PSRR高频段多压下去几个dB。后来在版图里把敏感走线缩短、加宽间距后仿结果才和原理图基本吻合。这里有一个工程师之间的共识后仿不通过就不要去流片。哪怕只是相位裕度掉到40°都必须回头动补偿。因为板级测试的环境比仿真环境恶劣得多散热、地弹、电容ESR离散性都会把数字往差的方向推。后仿保留余量是底线。5.4 从原理图到版图一次寄生回路的复盘有一次后仿发现P1频率从预期的80kHz掉到了35kHz同时相位裕度从62°降到51°。逐段排查寄生时发现误差放大器的输出走线恰好和功率管栅极走线平行了一段距离形成额外密勒效应而且这段走线还跨过了基准源的输出线把基准源的高频噪声串进了误差放大器。后来把走线重新布线增加间距并减小平行长度P1恢复到65kHz相位裕度回到58°。这种问题在原理图设计阶段根本无法预见只有到版图阶段才会浮出水面。习惯做法是把原理图仿真的补偿电容留出可调余量版图里预置两组开关可控的补偿电容位一个用于TT典型值一个用于SS corner备用。这样后仿如果发现相位裕度不足不需要改版图结构只要调补偿位开关。6. 芯片回来后上电、实测与那些返工时刻6.1 上电实测顺序先给电源还是一步一步放开芯片焊接上测试板后我没有直接接5V上电而是用限流电源从0V开始缓慢爬升一边加电压一边看电流。第一次上电最怕的是芯片内部存在短路体现在电流异常飙升上。如果直接拉满电压短路电流可能烧穿金属线或破坏焊盘。分模块排除是我一直用的方法。先给带隙基准单独供电确认基准输出0.6V符合预期再打开误差放大器看反馈节点是否为0.6V最后接上完整的LDO环路测量空载输出1.8V。每一层都确认后再进入负载测试。其实很多LDO的问题在基准环节就已经暴露出苗头比如基准输出偏高、偏低了0.1V后面稳压精度基本没救。6.2 陶瓷电容的ESR魔咒实测振铃的复盘这款LDO用1μF陶瓷电容做输出电容板级电容型号是X5R介质ESR大约在3到15mΩ。实测在50mA到5mA的负载阶跃下输出波形出现了明显的几十kHz振铃。示波器上看到这个波形时我第一反应就是空载极点漂移叠加ESR零点缺失。在输出端串了一个0.47Ω电阻模拟大ESR振铃立刻消失。这说明仿真时把ESR默认成理想电容是我自己的失误回头把电容模型替换成带ESR的损耗模型重新跑全corner果然空载相位裕度掉到了不安全区。最后解决方案是板级串了一个100mΩ级的小电阻同时把反馈前馈零点电容Cf调大了一些把零点频率向下移一点形成双保险。这块经历让我养成一个习惯每个LDO设计文档的第一页都写明输出电容的容值范围和ESR窗口。不写清楚后面无论是自己还是接手的人都容易栽在同一个坑里。6.3 负载瞬态实测与仿真对不上的几个原因实测下冲比仿真大了大约25mV。刚开始怀疑是误差放大器增益不足但怎么调参数都只能压回一半。后来测试时把示波器探头的地线缩短同时用开尔文接法直接在芯片引脚上测量VOUT到地下冲读数立刻小了很多。原来多出来的电压是电流流过测试回路地线阻抗产生的压降跟芯片本身毫无关系。另一个差异来自封装和键合线的寄生电感。在负载阶跃瞬间寄生电感和输出电容形成LC谐振表现为高频振铃叠加在低频恢复波形上。这个效应仿真时如果不加封装寄生模型根本看不出来。我后来在测试板供电端并联了一个10μF大电容把电源回路阻抗进一步压低才把高频振铃抑制住。这次对比让我重新理解仿真通过的意思仿真只是把特定模型下的行为算了一遍模型之外的东西——封装、PCB走线、探头地线——全靠工程师经验和测试来兜底。设计电路的人不能只跟仿真工具较劲还要对测试环境和真实元件模型有足够的敬畏。6.4 改进清单哪些问题值得为下一版记下回片实验后整理改进清单第一项是误差放大器的尾电流留可调bit。虽然静态电流预算只有80μA但留两个可配置位可以在保证轻载功耗的前提下牺牲一点待机功耗换取瞬态性能。实测发现摆率在突发负载时还是有些吃力下一版要把尾电流调大30%且做成可编程。第二项是输出电容ESR下限的稳健性。这一版靠板级加电阻补ESR属于灰色做法对生产不友好。下一版打算在片内集成一个可调零点补偿网络把输出电容的ESR适用范围从特定窗口放宽到只要容值合适就行。这样下游客户随便选电容不需要读应用笔记。第三项是大电流下的dropout重算。实测在150mA下压差比仿真大40mV主要来自封装键合线和版图金属电阻。下一版要把这部分压差从导通电阻预算里单独列出来功率管尺寸再往前推10%。模拟设计就是这样每流一次片都能逼你把之前所有的侥幸心理都暴露一遍。这些问题不会全部在这一版里解决但它们会变成下一版LDO的输入约束。最后分享一个我后来一直遵守的土办法在版图还没开始之前先把输出电容的ESR范围、空载最低负载、最差corner的相位裕度这三件事写进不能妥协清单每次改版前重新读一遍。LDO的技术细节很多但大多数翻车都能追溯到这三件事的其中一件。工程师和仿真工具之间不是把参数调绿就结束而是明知模型有限还要用经验和流程把不确定性压到最低。
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