★ FEATURED ARTICLE 上次评审会上A同学拿着一份方案问我“2.5D 封装和 3D 封装到底差在哪是不是把芯片叠起来就叫 3D平着摆就叫 2.5D”这个问题问得很典型很多刚接触先进封装的人都在这里卡过。严格说2.5D 和 3D 的分界不是芯片“躺着”还是“站着”而是互连发生在哪一层、信号要经过多少段路径。把这条界线搞清楚后面所有关于成本、散热、良率的讨论才有落脚点。这篇内容我想从一线封装方案评估的视角把 2.5D 封装、3D 封装和整个先进封装的技术路线拆开讲它们各自解决什么问题、关键工艺参数卡在哪里、什么场景该选哪种、实地推进一个 2.5D 项目要注意哪些环节。适合做芯片架构、封装工程、硬件系统设计的读者也适合刚入行想建立整体认知的朋友。硅中介层、TSV、微凸块、混合键合、芯粒这些词我会尽量用生活化的类比讲透参数部分给出行业常见区间和估算方法看到就能拿去和供应商对话。1. 先厘清一条被说烂却常被搞混的界线1.1 封装的本质是把距离缩短、把带宽放大封装这件事从头到尾只干三件事供电、散热、互连。前两件事是保障第三件事才是决定性能上限的关键。芯片内部走线是纳米级的一出 die 边界就要经过凸块、基板、PCB尺度一下子放大三到四个数量级。信号每跨一次这种尺度跃迁寄生电容电感就往上跳一截驱动功耗跟着涨带宽密度却往下掉。打个比方芯片内部是城市里的地铁密集、快速、换乘方便出了 die 就是城际高速车道宽但出入口少每过一次收费站都要交一笔“通行费”。先进封装做的事本质就是把收费站搬到离城市更近的地方并且多修几条车道。2.5D 是在城市之间修一座巨型立交枢纽3D 是直接把两座城市上下叠起来、内部打通电梯。理解了这一层就能明白为什么先进封装这几年被反复提起单颗 die 的尺寸已经顶到光罩极限晶体管密度提升的边际收益在下降算力增长只能从“横向铺开 纵向叠高”里找。封装从过去的“后端收尾工序”变成了决定系统性能的前端设计变量。1.2 2.5D 和 3D 的分水岭在互连层级不在物理姿态行业里常见的误读是芯片水平摆放叫 2.5D垂直堆叠叫 3D。这个说法只对了一半。更准确的判据是互连路径的拓扑结构。2.5D 里所有 die 都贴在同一块中介层interposer的同一面上彼此之间没有直接的金属连接信号必须“下到中介层—横向走一段—再上来”路径呈 U 形。3D 里die 与 die 之间是面对面直接键合的信号垂直穿过键合界面路径接近直线。这个差别带来三个直接后果。第一2.5D 的横向走线长度由中介层布线能力决定通常是毫米量级3D 的垂直距离只有几十微米甚至几微米延迟和功耗差一个数量级。第二2.5D 的每个 die 都能单独测试、单独更换3D 堆叠之后基本不可返修。第三2.5D 的热量可以横向扩散到整块中介层再往上走3D 的中间层 die 被上下夹住散热路径被切断。所以选型时我一般不看“要不要叠”而是先问三个问题需要多高的互连带宽密度能接受多少不可返修的风险热流密度顶不顶得住这三个答案基本就决定了路线剩下的才是成本谈判。2. 2.5D 封装芯片并排躺在一块高速立交桥上2.1 硅中介层的三条通路TSV、RDL、微凸块一块典型的硅中介层本质上是一片没有晶体管的“硅片高速公路”。它上面有三类关键结构缺一不可。TSV硅通孔负责纵向穿透。中介层正面的微凸块要连到背面的封装凸块必须打穿硅片。主流 TSV 直径在 5 到 10 微米深宽比常见 1:10 左右侧壁要先生长绝缘层再填阻挡层和种子层最后电镀铜填充。填铜这一步最容易出问题孔口封口过快会在孔内留 void后续热循环一胀一缩就开裂。RDL重布线层负责横向布线。中介层正面的布线层数通常 3 到 5 层线宽线距在亚微米到 2 微米区间这个精度直接决定了能跑多少根信号线。RDL 层数每加一层光刻和 CMP 工序就要多走一遍成本往上跳一档。微凸块μbump负责 die 到中介层的连接。行业常见间距在 40 到 55 微米凸块尺寸跟着间距走。间距越小单位面积能引出的信号越多但对贴装精度和共面度的要求也越苛刻。这三者串起来就构成了 2.5D 的完整通路die 的端口 → 微凸块 → 中介层 RDL → TSV → 背面凸块 → 封装基板。每一段都有自己的损耗和失效模式评估方案时必须分段算账而不能只看一个总带宽数字。2.2 尺寸、光罩与拼接2.5D 最容易被低估的成本黑洞2.5D 有一个绕不开的物理约束光罩尺寸。单次曝光的视场大约是 26mm × 33mm也就是常说的一个 reticle。中介层如果超出这个尺寸就必须做拼接曝光stitching把图形分两次甚至多次曝光拼起来。拼接带来的不只是工序增加。拼接缝附近的套刻精度会下降布线密度要留余量良率跟着掉。一块面积等于 2 个 reticle 的中介层成本不是简单翻倍而是翻倍之后再乘一个良率折损系数。我见过不少方案在架构阶段画得很漂亮一到成本核算发现中介层面积超了两个 reticle整个项目的性价比就崩了。这里有个实操中的经验算法中介层面积 ≈ 所有 die 面积之和 × 1.3 到 1.5。多出来的部分是布线逃逸通道、电源地环、边缘留白和切割道。如果你的 die 组合算下来已经逼近 2 个 reticle就要认真考虑换成嵌入式硅桥方案或者缩小 die 数量了。还有一点容易被忽略中介层的厚度和翘曲。硅中介层通常要做到 100 微米以下才好做后续贴合越薄越容易翘越翘越难保证微凸块的共面度。这个矛盾在薄型化需求下会一直存在。2.3 三种主流形态的取舍硅中介层、嵌入式硅桥、扇出型 RDL同样是 2.5D落地形态差别很大选错形态比选错路线更浪费钱。全硅中介层是布线密度最高的一档适合高带宽存储堆叠加逻辑 die 的组合。代价是面积成本高、需要 TSV、交期长。它最擅长的场景是“少数几颗 die、极高的互连密度”。嵌入式硅桥走的是另一条路不做整块中介层只在两颗 die 需要高密度互连的局部埋一小片硅桥其余区域用常规有机基板布线。这样面积成本大幅下降也不受光罩尺寸限制缺点是桥的放置位置固定架构灵活性差改版等于重新流片。扇出型 RDL 封装干脆不用硅直接在高分子材料上做 RDL。成本最低、面积可以做得很大但布线精度和热膨胀匹配不如硅方案适合对带宽密度要求中等、成本敏感的场合。选型时我的判断顺序是先看互连密度需求能不能被扇出型满足能满足就优先考虑它不能满足再看嵌入式桥只有当 die 数量多、布线极密、并且对时序一致性要求很高时才上全硅中介层。很多项目一开始就奔着最贵方案去其实是被“先进”两个字带偏了。3. 3D 封装垂直叠起来之后难题才刚刚开始3.1 键合间距是 3D 封装的“命门”3D 封装的所有指标都可以回溯到一个参数键合间距bonding pitch。它决定了单位面积能引出多少个垂直连接也决定了带宽密度的天花板。按间距从大到小主流的三代连接方式大致是这样微凸块方案间距在 40 微米上下铜柱加微凸块可以做到 20 微米级混合键合hybrid bonding把间距压到 10 微米以下先进工艺节点已经在往 3 微米甚至 1 微米级推进。为什么间距这么关键算笔账就清楚了。假设一颗 10mm × 10mm 的 die用 40 微米间距做周边排布四边能排下的凸块大约 1000 个扣除电源地之后信号可能只剩六七百个。同样的面积换到 3 微米间距做面阵排布连接数量能上到几十万个量级——这是两个数量级的差距。混合键合能把间距做到这么小原理上其实很朴素不用焊料直接把两片经过 CMP 抛光的铜垫和介质层在室温下贴合再退火让铜扩散连成一体。没有焊料就意味着没有回流、没有助焊剂残留、没有焊料桥连的短路风险。但代价是表面质量要求极其苛刻——粗糙度要控制在亚纳米级颗粒污染控制要到极致对准精度要到亚微米。注意混合键合对 Cu 表面的氧化极其敏感。CMP 完成到键合之间的等待时间必须严格控制放置过久形成的氧化层会直接导致键合界面出现空洞界面电阻飙升。这一点在产线排程上经常被忽视我后面还会提到。3.2 两条路线存储堆叠和逻辑堆逻辑3D 封装在落地时实际上是两条差异很大的技术路线混为一谈容易判断失误。存储堆叠是高带宽存储器HBM的经典形态把多颗 DRAM die 用 TSV 串起来底部再通过中介层连到逻辑 die。这条路线的技术难点集中在 TSV 的均匀性、薄 die 的 Handling临时键合解键合、以及堆叠后的散热。堆叠层数从早期的 4 层做到现在的 8 层、12 层甚至更多每加一层良率乘一次折损成本涨一次。逻辑堆逻辑更难。两颗高性能逻辑 die 键合在一起热流密度是双份的中间那颗 die 被夹在中间热量几乎只能靠 TSV 和键合界面往下传。这类方案通常要配合背面供电、背面散热之类的额外工艺整个流程复杂度比存储堆叠高一个台阶。这两条路线的成熟度也差得远。存储堆叠已经批量出货多年工艺窗口相对稳定逻辑对逻辑的混合键合还在爬坡阶段良率和可靠性数据都还在积累。评估方案时如果把两者当成同一成熟度来规划进度十有八九要延期。3.3 散热和应力3D 封装绕不过去的两堵墙3D 封装最硬的墙是热。叠两层意味着同样的投影面积上要散掉两倍的热而散热路径只有原来的一条。热流密度一旦超过一定水平界面材料的热阻就成了瓶颈结温压不住器件性能直接掉档。常见的缓解手段有几种用 TSV 阵列充当热通路把热量往基板方向导在键合界面用高导热材料极端情况下引入微流道直接在硅片背面刻槽通冷却液。每一种都会增加工艺步骤和成本需要在一开始就纳入架构预算。第二堵墙是应力。堆叠之后各层材料的热膨胀系数不匹配在多次热循环下界面会累积应力。薄 die 更脆弱边缘容易产生裂纹微凸块界面容易疲劳开裂。做可靠性验证时温度循环测试往往是最容易暴露问题的项目也是最难通过的项目。还有一点常被低估中间的 die 会经历多次热过程。堆叠工序每加一层下面的 die 就多受一次热循环。累积效应会让某些本来合格的 die 在堆叠后期失效这种失效在最终测试里往往表现得很隐蔽。4. 硬碰硬对比六个维度看清选型逻辑4.1 关键指标对照表把前面讲的内容收敛成一张表评估方案时可以直接拿来对照。表里的数值是行业常见口径具体项目以供应商的设计规则为准。对比维度2.5D 封装3D 封装互连拓扑die → 中介层 → dieU 形路径die ↔ die 垂直直连典型连接间距微凸块 40–55 微米微凸块 40 微米混合键合 10 微米互连密度每平方毫米几十到几百个连接混合键合可达每平方毫米数万到数十万单 bit 能耗约 0.3–0.6 pJ/bit混合键合约 0.05 pJ/bit 量级可返修性die 可单独测试、单独更换堆叠后基本不可返修散热路径横向扩散后向上导出相对宽松中间层被夹热流密度翻倍面积成本中介层面积 × 单位成本受光罩约束按堆叠层数线性叠加但省投影面积良率结构各 die 独立 KGD堆叠良率接近乘积每层良率连乘需冗余修复设计设计工具链相对成熟中介层可独立验证需协同设计热-力-电联合仿真看这张表最容易犯的错是盯着“互连密度”一栏直接下结论。密度高不等于合适还要看你的架构是不是真的需要那么高的密度。如果两颗 die 之间只有几十根低速控制线上 3D 混合键合完全是浪费。4.2 带宽和能耗的账怎么算我习惯用一个粗算方法快速判断路线是否合理先算总带宽需求再算单位长度的互连能耗最后看功耗预算能不能兜住。举个具体的例子。假设某个模块需要在两颗 die 之间跑 2TB/s 的双向带宽走 2.5D 路线单 bit 能耗按 0.4 pJ 算仅互连部分的功耗就是 2×10¹²×8×0.4×10⁻¹² ≈ 6.4W。这个数字已经不小了如果整个模块的功耗预算是 50W互连就吃掉 13%。换成混合键合单 bit 能耗降到 0.05 pJ同样带宽只要 0.8W省下来的功耗可以直接变成算力。但这笔账没算完。混合键合省下的功耗可能被散热方案的成本吃掉。3D 堆叠需要额外的散热结构这部分增加的重量、体积和工艺成本在高密度计算场景下未必划算。所以真正做决策时要把“互连功耗 散热成本”打包一起算而不是只比 pJ/bit。还有一项常被忽略的成本设计迭代成本。3D 方案里热、力、电是耦合的改一处布局可能要重跑整套仿真2.5D 的中介层可以相对独立地验证改版周期短。对于迭代频繁的产品2.5D 的工程友好度往往比参数表上的那点差距更值钱。4.3 选型决策的三条实操判据讲了一堆参数落到实际决策我一般用三条判据简单但很少出错。第一看互连类型。如果 die 之间跑的是高带宽并行总线、需要几千根信号线同时工作那基本只能上 2.5D 以上如果只是少量高速串行链路加一批低速控制线扇出型封装甚至常规基板就够用硬上 3D 是过度设计。第二看散热预算。把预计的热流密度算出来和已知可实现的散热能力对一下。如果 3D 堆叠后的热流密度超出你手上散热方案的能力两倍以上那就先别碰 3D老老实实做 2.5D 加优化布线。第三看产品生命周期和产量。3D 方案的前期投入工艺开发、测试程序、可靠性验证很高需要足够大的产量摊薄。小批量、多品种的产品线用成熟的 2.5D 或扇出型方案更实际。这三条判据不需要精确的仿真数据用架构阶段的粗略估算就能跑一遍能过滤掉大部分方向性错误。5. 一次 2.5D 封装项目的完整推进过程5.1 前期评估先算面积再谈指标我把最近一个模拟项目 X 的推进过程整理出来供参考。项目背景是两颗中等规模的 die 加两颗存储 die需要一个高带宽互连方案。第一步不是画架构图而是算面积。四颗 die 的面积加起来乘以 1.4 的布线余量系数得到的中介层面积刚好卡在 1.8 个 reticle 附近。这个数字很微妙不到 2 个 reticle 意味着可以少一次拼接但余量很薄布线密度必须精打细算。第二步是确认布线层数。把互连需求按类型拆开高带宽并行总线、电源地、测试通路、低速控制。前三类各自需要多少层加上一层冗余得出 RDL 需要 4 层。这个结论直接影响了成本估算因为每加一层 RDL掩模和工序成本都要重算。第三步才是做热仿真。用初步的功耗分布建个简化模型看中介层和 die 的结温分布确认最热的点在不在存储 die 附近。这一步发现了一个问题两颗存储 die 靠得比较近局部热流密度偏高需要在布局上拉开间距代价是中介层面积又要增加。最后是把一颗 die 旋转 90 度、重新排布才把面积压回去。提示面积、布线、散热这三件事是互相拉扯的架构阶段至少要留出两到三轮迭代的时间。指望一次定稿后面基本都会被推翻重来。5.2 关键工艺节点的现场记录方案定下来之后进入工艺实现阶段。我把几个关键节点的实际情况记下来这些细节在标准文档里通常看不到。TSV 填充。这是第一道坎。孔径 8 微米、深度 80 微米的孔电镀填铜时孔口容易先封口形成内部空洞。第一次试片切面检查就发现了这个问题。解决思路是调整电镀添加剂配比和电流波形用脉冲电镀让底部先长抑制孔口过早闭合。调了两轮才把空洞率压下去。CMP 与表面准备。中介层背面减薄到 100 微米以下之后要做 CMP 抛光。抛光后的表面粗糙度和金属残留直接决定后续贴合质量。这一环节的洁净度控制比想象中严格一颗几微米的颗粒就可能造成局部凸起导致整片贴合不良。微凸块回流。贴装后的回流曲线要按凸块尺寸和助焊剂类型调。升温太快会造成飞溅和桥连太慢会让金属间化合物长得过厚脆性增加。我们最终用的曲线在 150℃ 和 217℃ 附近各有一段保温峰值温度比焊料熔点高 20℃ 左右实测下来桥连率明显下降。底部填充。回流之后要用毛细底部填充胶填满 die 与中介层之间的空隙。填充速度和温度要匹配太快容易产生空洞太慢会在边缘留下未填充区。用超声扫描检查填充质量时空洞率控制目标一般定在 1% 以内。翘曲控制。整个流程里最头疼的一项。中介层薄、die 多、材料热膨胀不匹配封装完成后往往呈现明显的“笑脸”或“哭脸”形变。翘曲一旦超出贴装设备的容忍范围后续的球栅阵列植球和测试都会出问题。我们的做法是在背面加一层应力平衡膜配合贴装夹具控制把翘曲压到可接受区间。5.3 良率控制KGD 策略和可测性设计2.5D 有一个天然优势每颗 die 在贴装前都可以是已知合格品KGD。这个优势要用足。具体做法是在贴装之前对所有 die 做完整的晶圆级测试把已知失效的 die 挑掉。这样中介层上只贴好 die堆叠后的整体良率接近各 die 良率的乘积而不是被随机失效拖垮。代价是测试成本。晶圆级测试的探针卡、测试时间、测试程序开发加起来是笔不小的开支。但和“贴完才发现一颗 die 坏了、整块中介层报废”比起来这笔钱花得值。我的经验是KGD 覆盖率要做到 95% 以上才划算低于这个数字说明测试能力本身有问题得先把测试搞扎实。另外一点是可测性设计。在中介层上预留菊花链测试结构把相邻 die 之间的关键通路串起来封装完成后用电阻测量快速筛查互连开路和短路。这套结构在架构阶段就要和设计团队沟通好等到流片前才提往往没有位置放了。6. 先进封装接下来看什么6.1 键合间距的军备竞赛不会停整个 3D 封装的技术演进主线就是键合间距一路往下压。从 40 微米到 10 微米再到 3 微米、1 微米级每一档都对应一次带宽密度和能效的跃升。间距压到 1 微米级之后垂直互连的密度已经接近芯片内部布线的量级这时候“封装”和“芯片”的界限会变得模糊。理论上两颗 die 键合之后的互连能力可以接近同一颗 die 内部的两个模块。这也是芯粒Chiplet路线成立的技术基础。但工程上的挑战同样陡峭。间距越小对准精度要求越高颗粒控制要求越严测试和返修越难。1 微米间距下任何一点热失配都会在界面上放大成应力集中。这条路会继续走但速度可能比宣传的慢。6.2 中介层材料的换代硅、有机、玻璃中介层这块材料路线正在分化。硅中介层性能最好但成本高、面积受限、高频损耗也不理想。有机中介层成本低、面积可以做很大但布线精度和尺寸稳定性差一截。玻璃中介层是近几年被反复提起的方向优势在于热膨胀系数可以调得很接近硅、表面平整度好、高频特性优秀还能做面板级大尺寸。玻璃的难点在工艺脆性材料加工容易崩边通孔成型和金属化都有挑战和现有产线的兼容性也需要时间。但从中介层尺寸越来越大、对尺寸稳定性要求越来越高的趋势看玻璃的吸引力在上升。我个人判断玻璃会在中大型中介层场景先落地小尺寸高密度场景短期内还是硅的天下。6.3 面板级封装和芯粒标准化的现实阻力面板级封装的逻辑很简单用方形面板代替圆形晶圆面积利用率大幅提升单位成本下降。听起来很美落地阻力在于设备。整条产线的传输、光刻、检测都要重新适配面板尺寸改造投入很大。目前主要在一些对成本极度敏感的产品上推进。芯粒标准化的阻力在另一头。统一的互连标准能降低集成门槛让不同来源的芯粒拼在一起工作但每家的工艺、测试方法、可靠性口径都不一样标准化推进得很慢。而且标准化意味着差异化空间被压缩对头部厂商的动力不足。我的看法是标准化会先在接口层面落地工艺层面的统一短期不现实。做架构的人应该把接口设计成可替换的别把方案焊死在某一种互连上。7. 常见问题与排查实录7.1 问题速查表现象可能原因排查手段处理方向互连电阻偏高、离散大微凸块冷焊、界面氧化菊花链电阻分布统计、切片调整回流曲线加强表面处理高低温循环后开路界面疲劳开裂、填充空洞超声扫描、温度循环前后对比优化底部填充工艺改善应力局部热点、结温超标布局过密、散热路径被挡红外热成像、热仿真反演拉开布局增加热通路封装整体翘曲超差材料热膨胀不匹配、厚度不均阴影云纹测量加应力平衡层调整贴装夹具键合界面空洞颗粒污染、表面粗糙度超差超声扫描、切片观察提高洁净度控制 CMP 后等待时间TSV 漏电侧壁绝缘层缺陷电学测试、截面分析优化绝缘层沉积增加检查工序测试良率突然下降探针磨损、测试程序漂移标准片复测定期校准锁定测试条件7.2 几条不外传的经验CMP 后的等待时间是隐形杀手。我踩过这个坑抛光完的中介层在洁净室里放了一晚第二天做键合界面空洞率明显上升。后来查出来是铜表面氧化。现在的做法是 CMP 到键合之间的等待时间锁定在数小时以内超时就重新处理表面。这条规则后来写进了产线排程规范比事后返工省钱得多。热仿真别只信一次结果。早期的仿真模型往往用的是简化材料参数实测出来经常差一大截。我的做法是在首片样品出来后用实测温度反演修正仿真参数再用修正后的模型指导后续改版。一次反演花的时间比盲改三轮产品省得多。翘曲问题要在设计阶段就埋预算。很多团队把翘曲当成工艺问题等封装出来再想办法压。实际上材料组合、叠层结构、die 布局在架构阶段就定了后期的调整空间很小。预留一个应力平衡层的位置和厚度余量成本很低救急的时候能顶上。KGD 测试覆盖率不要省钱。这是唯一致富不二的法门但很多人第一次做 2.5D 的时候会想着“先少测点省点测试费”。实测算下来一颗坏 die 导致整块中介层报废的损失是测试费的几十倍。覆盖率该做满就做满。和供应商沟通时把参数问具体。不要问“你们能不能做 40 微米间距”要问“最小间距、对应的对准精度、共面度要求、最大可支持的中介层尺寸、拼接方案”。这些具体数字决定了方案能不能落地含糊的回答往往意味着对方也没做过。我个人在几个项目里反复验证的一点是先进封装的选型瓶颈很少在“能不能做”而在“能不能稳定地、经济地做出来”。参数表上的那行最大值和量产线上稳定跑出来的数字中间隔着一整套工程能力。评估方案时多看一步工艺窗口比多算零点几个 pJ/bit 有用得多。至于后面怎么走键合间距继续下压、中介层材料继续换代这两条主线短期内不会变把架构做成可迭代的比押注某一条具体路线更稳妥。
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