DRAM 存储原理与刷新机制详解

一、DRAM 存储元的工作原理SRAM 存储元是触发器具有两个稳定状态DRAM 只用 1 个 MOS 管 1 个电容靠电容上的电荷量存储信息电容有电荷 → 存 1电容放电无电荷 → 存 0✅ 优点元件少存储密度远高于 SRAM成本低用作主存❌ 缺点电容电荷会漏电必须定期刷新读出是破坏性读出读完电荷丢失读出之后要重写再生读写过程写 1行线高电平MOS 导通位线高电平给电容充电写 0行线高电平MOS 导通电容通过 MOS 管向位线放电读行选通打开 MOS 管电容电荷送到位线得到输出读完电容电荷没了必须同步刷新重写小考点输入缓冲器、输出缓冲器互斥读写不能同时发生。二、DRAM 芯片逻辑结构1M×4 位举例DRAM 容量 1M地址一共 20 位地址线复用分时传送引脚只引出 10 根地址线先送行地址 A₉~A₀由RAS‾\overline{RAS}RAS行选通信号锁存到行地址锁存器再送列地址 A₁₉~A₁₀由CAS‾\overline{CAS}CAS列选通信号锁存到列地址锁存器芯片内部行译码、列译码、存储阵列、读写放大电路考点RAS、CAS 是 DRAM 标志性信号用来区分行、列地址。三、DRAM 读/写时序读周期先RAS‾\overline{RAS}RAS有效锁存行地址再CAS‾\overline{CAS}CAS有效锁存列地址R/W1高数据输出写周期同样先发 RAS、再发 CASR/W0低数据线上送入要写入的数据周期起点RAS 下降沿读周期、写周期时长一般相等四、DRAM 刷新操作高频简答考点DRAM 电容电荷会泄漏不管有没有读都要定期刷新刷新本质按行重新给电容充电。标准刷新周期64ms主流规格一次刷新一整行。三种刷新策略集中式刷新在 64ms 周期里集中一段时间把所有行一次性刷新刷新期间不能读写存在一段死时间。分散式刷新把每一行的刷新均匀分散在 64ms 内每隔固定时间刷新一行没有死时间但是刷新频繁速度慢。例子8192 行 DRAM间隔 ≈7.8μs 刷新一行。异步刷新常用折中方案考试重点兼顾速度和死区。补充现代 DRAM 支持自动刷新自带刷新计数器CAS 在 RAS 之前有效触发自动刷新不需要外部送地址。突发传输模式Burst对同一行相邻单元连续访问只发一次行地址后续连续输出列地址对应数据省去重复行激活开销提升连续访问速度。五、SDRAM 同步 DRAM传统 DRAM 是异步无时钟SDRAM 引入系统时钟 CLK所有信号在时钟沿同步采样。SDRAM 核心特点同步操作所有输入信号在 CLK 上升沿锁存和 CPU 时钟同步CKE 是时钟使能多存储体 Bank芯片分成多个独立 Bank可以流水线并行操作一个 Bank 刷新另一个 Bank 读写提高吞吐命令控制把CS‾\overline{CS}CS、RAS‾\overline{RAS}RAS、CAS‾\overline{CAS}CAS、WE‾\overline{WE}WE编码成命令激活、读、写、预充等模式寄存器上电配置设置 CLCAS 延迟、突发长度 BL 等参数CAS 延迟 CL 可编程对比异步 DRAM异步无时钟、单存储体、CL 不可编程SDRAM 同步时钟、多 Bank、CL 可配置。SDRAM 读时序简要流程T1 上升沿ACT 激活命令 行地址T3 上升沿读命令 列地址等待 CL 个时钟周期之后数据连续输出CL2 就是等待 2 个时钟。六、DDR SDRAM双倍速率 SDRAMSDR SDRAM只在时钟上升沿传数据。DDR 核心时钟上升沿、下降沿都传输数据一个时钟周期传 2 次双倍数据速率。内部采用 2n 预取结构DDR2 是 4n 预取DDR3 是 8nDDR4 8n 预取CK 和CK‾\overline{CK}CK差分时钟抗干扰强七、DRAM 读写校验用来检测/纠正存储错误附加校验位和数据一起存入内存。奇偶校验只增加 1 位校验位只能检出 1 位错不能纠错结构简单早期用汉明码可以纠正一位错检出两位错数据位越长校验位占比越低例8 位数据 → 4 位校验位64 位数据仅需要 7 位校验位。八、CDRAMCache DRAM在 DRAM 芯片内部集成一小块高速 SRAM 作为片上 CacheCache 存放最近访问过的一整行 DRAM 数据如果下一次访问行地址和 Cache 中一致直接从 SRAM 高速读出不用访问 DRAM 阵列优点连续同行长地址访问速度极快可以重叠刷新和读写操作可拼接成 32 位存储模块支持字节、半字、字访问BE‾\overline{BE}BE字节允许信号控制✅ 本章简答背诵清单考前速记DRAM 为什么要刷新读出为什么是破坏性读出DRAM 地址为什么要分时复用RAS、CAS 作用三种刷新方式的优缺点集中/分散/异步SDRAM 相比异步 DRAM 改进点DDR SDRAM 和 SDR SDRAM 区别