STM32 SPI隔离通信实战：MAX14431数字隔离器选型与时序补偿

因为一个必须把主控和高压侧采集板隔开的项目我同时把手边一块STM32F302VC控制板和一个MAX14431BAEE四通道数字隔离器焊到了一起目标是跑一条稳定、可量产、不三不四的SPI通信链路。型号都很常见但这活儿真正麻烦的地方不在把线连上而在隔离器给 SPI 双向链路带来的那几十纳秒延迟、两侧电源域的回归、以及 PCB 上隔离带怎么布置。这篇文章把整个选型和实测过程完整记录下来从隔离的必要性、芯片参数取舍、硬件接线、STM32 侧的时序补偿到误码率测试和一次真实排查案例给准备做工业级 SPI 隔离的工程师一个可以直接参考的路线图。1. 为什么要在 SPI 总线上放隔离先分清耐压和抗干扰两件事1.1 地环路导致的数据读数漂移我第一次遇到必须隔离的场景是在一台变频器控制器上。主控板通过 SPI 去读一块放置在现场功率板上的 ADC 采样芯片两者距离不过十几厘米PCB 之间靠排针连接。低速通信时一切正常但电机一跑起来读回的数据就开始出现周期性的跳变电流采样值偶尔会突然多出几百个 LSB。示波器直接挂到 MISO 线上看到的不只是信号抖动而是地线参考点在剧烈移动。功率板上有 IGBT 驱动电路和大电流走线IGBT 开关瞬间功率地平面上的电流尖峰可达几安培到十几安培。由于 PCB 地阻抗不为零功率板上的地和我主控板上的地之间会形成几百毫伏甚至几伏的瞬态电压差。SPI 信号是以各自本地地作为参考电平的当信号从功率板回到主控板驱动端的低电平在当地可能是 0V但到了接收端却变成了 0.3V甚至直接超过逻辑低电平阈值。这种情况下无论我怎么调整 SPI 时序都没有用。根子在于两根地之间形成了直流地环路隔离是唯一彻底断开这个环路的办法。1.2 高频共模噪声PWM 驱动带来的瞬态冲击第二个问题相比地环路更隐蔽共模瞬变。SPI 信号线上往往同时存在共模噪声和差模信号示波器上看到的是信号整体在上下跳动不是单纯的地电平漂移。电机驱动里IGBT 开关时的 dv/dt 可以达到几十 kV/微秒这个瞬态变化会通过 MOSFET 的寄生电容、变压器的分布电容耦合到信号线上形成非常大的共模电流。如果信号线两端直接连接共模电流会在 PCB 走线阻抗不均衡的地方转换成差模电压最终表现为 SPI 数据线上的毛刺。用普通光耦也不是不行但传统光耦的共模瞬变抗扰度一般只有 10kV/微秒上下面对 IGBT 场景很容易把输出状态冲翻。数字隔离器因为内部耦合电容小CMTI 指标通常做到几十到上百 kV/微秒这才是工业场景选择它的核心原因。1.3 什么场景必须隔离、什么场景不用上有人看到隔离两个字就觉得高端什么项目都想加一颗。实际情况是要不要隔离取决于风险和成本我一般按下面这几条判断两侧系统有独立电源且不能共地比如电池组 BMS 中的采样前端和主控单元。通信两端分别处于不同机柜或者不同电位区域无法保证两地电位始终一致。设备旁边有变频器、伺服驱动器、大功率 AC/DC 电源等强干扰源普通参考地无法承受共模冲击。有安规要求比如医疗电子、工业现场总线隔离等场景。反过来如果两块板子在同一电源树内、地平面完整、没有高 dv/dt 源SPI 链路只有十几厘米远那加隔离器纯属增加成本和延迟没必要。我当时在控制板和功率板之间没有其他选择。功率板和控制板必须电气隔离否则功率部分的高压反窜会直接打到主控芯片的引脚上一次 IGBT 直通就能报废一片 MCU。于是隔离方案成为必选项。2. MAX14431BAEE 选型笔记4 通道两发两收天然适合 SPI 桥接2.1 数字隔离器的工作原理简介电容隔离 vs 光耦数字隔离器内部的传输原理和光耦完全不同。光耦靠 LED 发光再把光信号转换成电平延迟大、寿命受 LED 老化影响、CMTI 低。而 MAX14431 这类电容式数字隔离器内部用 SiO₂ 隔离电容来传输边沿信号调制方式通常是 OOK 或类似的高速边沿脉冲编码每来一个输入跳变发送一位极短脉冲跨过隔离电容对侧再解调还原成电平变化。这个机制带来的最大好处是传播延迟小手册上典型值通常在二三十纳秒量级比普通光耦动不动一两百纳秒快得多。更重要的是脉宽失真小输出波形的占空比畸变控制在几纳秒以内这让它能够承载高速 SPI 时钟而不至于把时序彻底搞坏。隔离耐压通常做到 5kVrms 量级完全覆盖工业控制器常见的加强绝缘需求。2.2 通道方向为什么说 B 型配置是为 SPI 准备的SPI 链路共需要四根线SCLK、MOSI、CS 都是主控向从机方向传输只有 MISO 是从机向主控方向回传。如果隔离器四个通道全部同一方向MISO 就没法走如果采用两个正向加两个反向的配置又恰好剩下一个正向通道和两个反向通道时还是会浪费一颗。MAX14431BAEE 这个型号从后缀的 B 不难读出它的通道方向布局是两发两收两路正向对应 SCLK 和 CS另外两路反向对应 MOSI 和 MISO。实际接线的自由度比想象中高因为 MOSI 和 MISO 本质上也还是双向的只是角色固定。所以按两正向、两反向的通道排布正好把 SPI 的四根线全部覆盖还不需要外部加方向控制信号。相比用两个双通道隔离器拼一个全桥单颗四通道器件的体积和布线复杂度都要低很多。2.3 延迟、CMTI、隔离电压数据手册先看这三个数拿到 MAX14431BAEE 的数据手册我建议别先去看封装尺寸和引脚定义先把下面三个参数找出来对比参数含义对 SPI 设计的影响传播延迟 tPLH/tPHL输入边沿到输出边沿的时间典型值几十 ns直接决定最高可用 SPI 时钟频率脉宽失真 PWD输出高电平和低电平脉冲宽度的最大偏差影响高速信号占空比过大容易在前半周期和后半周期错判断CMTI 共模瞬变抗扰度单位 kV/µs表示共模电压跳变时输出不误翻转的能力IGBT 开关场景下必须大于几十 kV/µs隔离耐压隔离屏障能承受的交流或直流电压决定是否满足安规等级要求按我手上的手册资料这类器件传播延迟典型值在二十到三十纳秒量级脉宽失真约三到五纳秒CMTI 的典型值能到上百 kV/µs隔离耐压在 5kVrms 级别。具体数值在不同批次和温度下会有差异设计时要用最坏情况值去算时序预算不要拿典型值去卡极限。2.4 与光耦、专用隔离收发器方案对比选型时我还比较过另外两条路线一个是传统光耦一个是用 ADI 的 ADuM3151 这类 SPI 专用隔离器。光耦方案最大的问题是延迟和 CMTI。普通 6N137 高速光耦的传播延迟已经普遍在 50ns 以上低速光耦在 SPI 场景基本只能跑到 1MHz 上下。再加上 CMTI 低IGBT 开关瞬间误触发的概率很大。光耦的优势是成本便宜很多老设计中大量使用但针对 SPI 这种需要双向、多位、相对高速的总线确实不太合适。ADuM3151 这类 SPI 专用隔离器自带时钟通道的数据重定时功能可以补偿一部分时钟延迟最高速率能做到更高但通道数偏少还需要额外的控制逻辑配合。如果 SPI 时钟在 10MHz 以下普通 4 通道数字隔离器完全够用只有在跑高速 SPI、而且从机对时序要求极其严格时才值得用专用隔离器去换那几十纳秒的裕量。我这次主设备频率只有 4MHz 以下MAX14431BAEE 的四通道两发两收是最直接的解法不用牵涉复杂的重定时逻辑。3. 硬件接线与 PCB 布局不是把所有线连起来就行3.1 最小接线图VCCA/VCCB/GND1/GND2 与四根信号线MAX14431BAEE 是双电源域器件主控侧接 VCCA 和 GND1从机侧接 VCCB 和 GND2。信号方向按两正两反布局我实际接线如下主控的 PA5SCLK通过隔离器正向通道接到从机侧的 SCLK主控的 PA7MOSI通过隔离器正向通道接到从机侧的 MOSI从机的 MISO 通过隔离器反向通道回到主控的 PA6MISO片选信号 CS 也走一个正向通道同样从主控侧到从机侧值得注意的是MOSI 和 MISO 的反向方向选择不能搞错。如果接反了主控发出的 MOSI 信号根本传不到从机从机回传的 MISO 也卡在隔离墙上。拿万用表加万用板测试的时候我就因为把 MOSI 接进了一个反向通道结果从机完全不应答后来换回正向通道才恢复正常。3.2 电源隔离的隐患两侧的 3V3 必须来自不同 DC-DC这是一条我反复强调的规则信号隔离不等于系统隔离。如果主控侧的 3.3V 和从机侧的 3.3V 来自同一个 DC-DC 模块、同一个 LDO或者共用同一个地平面那么隔离器的 GND1 和 GND2 之间依然存在直流连通路径共模回路没有真正斩断。正确的做法是主控侧供电由主控自己的隔离电源模块提供从机侧供电由从机自己的隔离 DC-DC 模块提供。两个电源的输出地彼此独立中间的隔离带表现在 PCB 上是物理分割的地平面不能有任何焊盘或覆铜跨越。我当时用了两个小功率 DC-DC 分别给两侧供电电源模块本身的隔离耐压也要和信号隔离器匹配5kVrms 的信号隔离搭配一个只有 1kV 隔离的电源模块整条隔离通道就会被电源环节拉低这是设计上的常见漏洞。3.3 去耦电容与 PCB 开槽布置顺序比容量更重要数字隔离器内部有高频调制和解调电路对电源噪声比较敏感。每个电源引脚边上都要放一个 0.1µF 的低 ESL 陶瓷电容而且要尽量靠近引脚放电容到引脚的走线越短越好。我习惯在 VCCA 和 VCCB 各放两个电容一个 0.1µF 高频去耦一个 10µF 储能用两个并联能覆盖更宽的频率范围。PCB 布局上隔离器两侧要形成一条清晰的隔离带。隔离带不是简单的走线间距问题而是从顶层到底层所有覆铜层都要在器件下方让出足够间隙。如果只把顶层的铜皮切开了内层和底层还有完整覆铜跨过隔离带那隔离带两侧的地通过内层还是连在一起共模隔离效果大打折扣。另外不要在隔离带下方走信号线。有些人觉得内层走线不跨隔离带就没事实际上内层走线离隔离带太近时信号线或地平面寄生电容会成为一条跨隔离带的交流通路把干扰从一侧耦合到另一侧。我一般在隔离器下方直接清空一整个净空区域至少保证 2mm 以上的隔离宽度多层板每一层都执行同样的净空规则。3.4 使能脚、未用通道与上下电时序MAX14431 这类数字隔离器一般会有一个全局使能脚用来把输出置为高阻或者失效安全状态。实际项目里我把它默认拉到有效电平不通过 GPIO 去动态控制避免工控环境下 GPIO 复位瞬间造成的信号毛刺。未使用的输入通道建议直接接地未使用的输出通道可以悬空不要在一片浮动输入脚的器件上留悬念浮动输入会导致内部振荡电流增大甚至影响相邻通道信号质量。上下电时序方面两侧电压不是同时建立的如果 VCCA 已经上电而 VCCB 还没到输出侧可能短暂输出一个不确定电平。对 SPI 从机来说这意味着 CS 还没拉高时SCLK 和 MOSI 线上可能有毛刺。解决方法是在主控软件里做保护等两侧电源稳定后再初始化 SPI 外设同时硬件上在从机侧 CS 信号上加一个简单 RC 延迟或者上下拉确保隔离器输出未稳定前不会误触发从机片选。4. STM32F302VC 侧 SPI 时序配置与延迟补偿4.1 SPI 模式选择CPOL/CPHA 怎么定STM32F302VC 的 SPI 外设支持四种组合的 CPOL 和 CPHA。大多数 SPI 从机尤其是 ADC、DAC、外部存储芯片都支持模式 0也就是 CPOL0、CPHA0SCLK 空闲为低数据在第 1 个边沿采样。隔离器会同时影响 MOSI、SCLK、MISO 三条线。SCLK 经过隔离器会延迟MISO 的返回也会延迟但这两者的延迟源本质上是同一个器件的边沿传输特性所以补偿的关键是找到一个能保证 MISO 数据在采样边沿前稳定建立的工作点。模式 0 下采样沿在 SCLK 上升沿MISO 数据从从机输出后经过隔离器回到主控的延迟路径其实和 SCLK 的延迟路径不完全相同需要单独计算。后面 4.2 会具体说。如果从机性能指标里要求 SCLK 空闲高电平那就用模式 3CPOL1、CPHA1逻辑上采样点同样在时钟边沿和模式 0 本质等价。模式 1 和模式 2 因为采样沿落在偶数边沿和大多数从机不匹配通常不优先选择。4.2 把隔离器延迟代入时序图计算 MISO 的采样裕量SPI 通信时序中主控发出的 SCLK 从边沿 A 产生经过隔离器延迟 tP 到达从机从机在 SCLK 边沿之后经过 tCO 输出 MISO 数据MISO 又经过反向通道延迟 tP 回到主控主控在下一个边沿采样。对模式 0 来说主控的采样沿是 SCLK 上升沿它和上一次 SCLK 下降沿之间的间隔是半个时钟周期 T/2。粗略的预算公式是采样裕量 ≈ T/2 - tP(SCLK) - tCO(从机) - tP(MISO) - tRISE(总线上升时间)假设隔离器典型传播延迟 25ns最坏情况算 35ns从机 tCO 算 20ns总线上升时间算 10ns。当时钟频率为 10MHz 时T/2 50ns 算下来采样裕量只有负值基本没法工作。要是降到 4MHzT/2 125ns减去 35203510还剩 25ns 余量可靠度就高很多。这也是为什么加了隔离器之后我最终把 SPI 时钟定在 4MHz 而不是按 STM32F302VC 的极限去跑。极限速率能跑通不代表量产稳定隔离器延迟、从机的 tCO、布线的上升沿都会随温度和批次变化余量太紧早晚会在现场出问题。4.3 CubeMX 配置要点软件片选比硬件片选更可控我在 STM32CubeMX 里把 SPI1 配置为主模式、8 位数据、MSB 优先、CPOL0、CPHA0预分频选择 APB2 时钟除以 16 或者更高。F302VC 的 SPI1 接在 APB272MHz 时钟下除以 16 就是 4.5MHz基本落在我计算出的可靠区间。片选信号我强烈建议走软件片选不要依赖 STM32 的硬件 NSS。硬件 NSS 在 HAL 里有自己的时序逻辑它在 SPI 通信结束时会自动拉高但经过隔离器和从机之间的路径后这个拉高的实际时刻和主控 SCLK 停止时刻之间的偏差是多个器件叠加出来的很难预测。用 GPIO 软件控制 CS可以在收到传输完成标志后主动拉高时序链路完全可控排查也方便。初始化代码大致是这样的hspi1.Instance SPI1; hspi1.Init.Mode SPI_MODE_MASTER; hspi1.Init.Direction SPI_DIRECTION_2LINES; hspi1.Init.DataSize SPI_DATASIZE_8BIT; hspi1.Init.CLKPolarity SPI_POLARITY_LOW; hspi1.Init.CLKPhase SPI_PHASE_1EDGE; hspi1.Init.NSS SPI_NSS_SOFT; hspi1.Init.BaudRatePrescaler SPI_BAUDRATEPRESCALER_16; hspi1.Init.TIMode SPI_TIMODE_DISABLE; hspi1.Init.CRCCalculation SPI_CRCCALCULATION_DISABLE; HAL_SPI_Init(hspi1);读写一帧数据的流程HAL_GPIO_WritePin(CS_GPIO_Port, CS_Pin, GPIO_PIN_RESET); HAL_SPI_TransmitReceive(hspi1, tx_buf, rx_buf, len, 100); HAL_GPIO_WritePin(CS_GPIO_Port, CS_Pin, GPIO_PIN_SET);注意 HAL_SPI_TransmitReceive 的超时参数不是隔离器产生的而是为了处理从机无响应的情况一般给个 10ms 以上的值就行别设成 1ms 以下的激进值。4.4 中断与 DMA 的选择如果只是低速周期读几个传感器轮询调用 HAL_SPI_TransmitReceive 就够了。但在需要连续采样、主控又要干其他任务时轮询会白白占用 CPU。F302VC 自带 DMA把 SPI 接收和发送都接到 DMA 上可以省去大量等待时间。DMA 模式有个细节CS 的控制逻辑不能全交给 SPI 外设要在 DMA 传输完成中断里手动拉高 CS。我遇到过一次 DMA 搬运完成标志已经置位但片上 SPI 数据还残留在发送 FIFO 里的情况如果这时候立刻把 CS 拉高最后一个字节会传一半被硬生生切断。所以要等 HAL_SPI_GetState 返回 READY 之后再拉高 CS。数据吞吐也可以简单估算。SPI 时钟 4MHz 时每个字节 8 个 bit也就是 2µs一帧 4 字节加上 CS 建立时间和最长 4MHz 时钟下的命令间隔大概 10µs 左右一帧。这个SPI 发送字节时间在规划控制周期和协议超时时要提前算好别等代码写完了再反过来数。4.5 软件协议里的防御措施CRC 与重试SPI 本身没有校验机制数据线经过隔离器后虽然隔离器理论上不会丢数据但工业现场的干扰仍然可能以其他方式进入。我的做法是在每个协议帧里加一个字节的累加和或 CRC 低位。主控每次发完一帧从机返回一个状态字节主控再用累加和校验。一旦发现校验失败重新发送一次如果连续两次失败就报故障。重试一次可能是误码连续失败就能快速暴露硬件问题。这套逻辑很简单但能避免很多偶发读到一条脏数据就把设备状态改掉的悲剧。5. 实测波形、误码率与一次真实故障排查5.1 示波器抓到的正常波形延迟与边沿板子调通后我用示波器同时测量隔离器输入侧的 SCLK 和输出侧的 SCLK两个波形之间有明显的几十纳秒水平位移这就是隔离器的传播延迟。MISO 返回来的时候也能看到同样的水平位移以及因为从机输出级和隔离器输入侧等效电容带来的边沿变缓。健康波形有几个特征SCLK 占空比在 45%~55% 之间没有明显畸变MISO 数据在 SCLK 采样沿之前已经稳定至少留有十几纳秒的建立时间CS 信号在 SCLK 开始前拉低在 SCLK 结束后再拉高两个动作之间的时间间隔足够从机识别。如果发现 MISO 数据在采样沿附近来回跳动基本上就是时序裕量不足或者边沿过缓优先检查 SPI 时钟频率和总线上的上下拉电阻值。5.2 误码率测试怎么做要确认隔离链路可靠不能只靠功能正常就说可以量产。我写了很简单的误码率测试代码主控向从机发送一组递增的 32 位 pattern从机原样返回主控收到后和本地期望值比对。如果所有数据都通过长时间跑下来统计 bit 数和错误 bit 数。持续跑到 10^9 bit 级别无错才算心里有底。测试时要覆盖不同温度把板子放到高低温箱里在 -40℃ 到 85℃ 范围内各跑一个小时。隔离器内部电容式调制电路受温度影响会产生延迟漂移低温时传播延迟可能变大时序裕量进一步压缩。只在常温下验证通过等到现场低温环境出问题再排查那就被动了。5.3 真实故障3MHz 后频繁丢字节的完整排查链路我在实验过程中遇到过一次典型的 SPI 隔离故障过程记录如下。现象是 2MHz 时钟下通信全部正常把 SPI 时钟从 2MHz 提高到 3MHz 后开始出现间歇性丢字节错误没有固定规律但通常一运行几分钟就出现一次。一开始怀疑是隔离器不支持 3MHz但数据手册标称频率远超这个值所以问题更可能出在信号路径上。第一步用示波器量隔离器输出侧的 MISO 波形发现从机返回的 MISO 信号在上升沿处明显变缓边沿的斜坡时间接近 40ns。对比时钟周期3MHz 时半个周期约 166ns40ns 的上升时间看起来不至于致命但再看下一段波形时发现MISO 的电平在靠近采样沿时还没有完全进入逻辑高电平区间主控在这个点采样偶尔就会采到尚未稳定的中间电平。第二步查 MISO 路径上的上下拉电阻。从机板上的 MISO 挂了一个 10kΩ 上拉电阻同时 PCB 走线还比较长组成了一个低通滤波器。10kΩ 电阻配合寄生电容再加上隔离器输入侧有等效输入电阻导致沿变缓。我把上拉电阻从 10kΩ 换成 1kΩ边沿明显变陡故障率下降了不少。第三步还是不彻底继续查采样点设置。原来的配置是模式 0 上升沿采样SCLK 上升沿采样时MISO 数据从机输出经过 tCO、再经过隔离器反向延迟回到主控建立时间确实偏紧。我把 SPI 时钟降到 2.5MHz故障消失使用模式 1 把采样点挪到下降沿后逻辑上相当于挪了半个周期但风险是从机是否支持模式 1。最后我查了从机手册它不支持模式 1只能接受模式 0所以最终方案定在 2.5MHz配合 1kΩ 上拉电阻稳定跑满整个测试周期。这个案例说明隔离器只是一个信号通路真正决定系统能不能跑高速的是整个回路上所有器件的延迟、边沿和采样点共同作用的结果。把频率降到一个有足够裕量的水平比拼命追求 10MHz SPI 数字要实在得多。6. 几个容易忽略的细节供电、片选与可维护性6.1 隔离器电源上的毛刺与地弹数字隔离器的输出边沿非常陡翻转瞬间会产生较大的电源电流脉冲。如果 VCCB 侧的 0.1µF 去耦电容放置离器件太远电源走线电感太大输出翻转时 VCCB 电压会出现几十毫伏的塌陷这个塌陷又反过来影响内部调制电路的稳定性导致输出波形上的抖动加大。脉冲抖动在高速 SPI 场景下会影响建立时间的一致性我量波形时偶尔看到输出边沿位置微抖动排查了一圈才发现是去耦电容离器件远了 2mm。解决办法是把去耦电容放到器件电源引脚正下方或者紧邻的顶层焊盘旁边回流路径尽量短。如果密度允许可以考虑在器件底部放一个 0201 封装的小电容配合外围 0.1µF 和 10µF效果会更干净。6.2 片选信号别乱加滤波有人习惯在低速控制信号上加 RC 滤波或者串联一个限流电阻来抗干扰但片选信号不能随便处理。CS 经过隔离器本身已经有几十纳秒延迟再加入 RC 滤波之后上升沿变成指数斜坡从机侧识别片选有效电平的时刻会进一步延后严重时导致 MOSI 已经发出去两个 bit从机还没把 CS 判定为低。正确的做法是 CS 线尽量短边上包地不要和 SCLK、MOSI 平行走线超过 2cm。如果实在担心干扰在从机侧靠近芯片焊盘处加一个钳位 TVS而不是串联电阻或者电容。SPI 总线的相对时序值钱为了抗干扰往信号线上加无源滤波器往往会捡了芝麻丢西瓜。6.3 备用通道与测试点MAX14431BAEE 在四通道全部用于 SPI 时没有任何冗余通道。如果后续需要在主控和从机之间再走一条低速状态信号线比如从机的中断输出就还得再加一颗隔离器。设计板子时我建议留一个额外的 GPIO 测试点同时把隔离器输入输出的所有信号都放到排针或者测试焊盘上方便示波器探头直接夹上去。调试最怕的就是信号线埋在内层焊盘被器件挡得严严实实想量波形只能拿万用表刺探或者刮开绿油。我在这次项目里特意把隔离器两侧的 SCLK、MOSI、MISO、CS 都引到板边的测试孔量时序和排查问题省了很多时间。6.4 电源隔离和信号隔离的账要一起算最后再说一次信号隔离和电源隔离必须成对出现。我在其他项目里见过把信号隔离做好、但两侧电源用同一个 DC-DC 模块供电的情况实际测下来隔离器两侧的地之间还有零点几欧姆的导通电阻共模干扰照样能穿过去。这次的项目恰好两个板卡各自需要独立工作电源模块本来就分开了所以信号隔离的效果立竿见影。如果你的系统里电源没条件分开至少要在电源侧用一个隔离 DC-DC 模块把两个地的环路切断否则信号隔离的性能会大打折扣。这套以 MAX14431BAEE 和 STM32F302VC 为核心的 SPI 隔离链路我后来在另外两块板子上又复用过一次基本把经验固化成了模板。核心体会是SPI 加隔离真正的难点不在把线连通而在你接受那几十纳秒延迟之后整体时序预算和板级细节有没有同步调整到位。每次遇到通信异常我都会先回头看时序余量和电源隔离八九不离十问题都出在这两个地方。既然隔离器已经把最大的干扰路径挡住了剩下的就是耐心地把示波器探头放到每一个关键节点上把波形量到满意为止。