★ FEATURED ARTICLE 简介联阳IT6616官方英文数据手册Preliminary Datasheet V0.71面向做HDMI转MIPI显示方案选型、原理图设计与驱动调试的硬件工程师和嵌入式开发者用于评估这颗HDMI 1.4转MIPI CSI/DSI芯片能否替代TOSHIBA TC358743XBG/TC358749XBG与龙迅LT6911C。资源为单个PDF约1.14MB原版文档便于随查随用。手册规格链条较完整HDMI 1.4b接收端兼容HDCP1.4单通道速率达3.0Gbps可承载4Kx2K30Hz 444与4Kx2K60Hz 420支持36bit Deep Color、HDMI 1.4 3D、内置EDID RAM与CEC/RCP硬件MIPI发射端符合CSI-2 1.3、DSI 1.1与D-PHY 1.2单lane最高2.0Gbps支持1/2/4 lane组合。音频可分离I2S、DSD、SPDIF与HBR另含RGB与YUV444/422色彩空间互转、I2C配置、1.2V/3.3V供电及56-pin 8x8 QFN封装说明。已有2439人学习适合方案预研与硬件调试时对照查阅。1. HDMI 转 MIPI 选型别把第一页的营销段落当规格书做 HDMI 转 MIPI 的板子选型阶段最容易犯的错不是选错芯片而是把手册第一页那段介绍当成规格书读。上个月帮人看一块采集板HDMI 进来的源是 4Kx2K30Hz 444MIPI 侧原理图上只画了两 lane翻回这颗芯片 hdmi 转 mipi 的数据手册才发现输出每 lane 上限 2.0Gbps两 lane 怎么算都不够四 lane 才勉强留出余量。这篇讲怎么把 IT6616 这份手册读成一张能落地的选型表它和 TC358743XBG、TC358749XBG、LT6911C 到底差在哪几个维度手册里哪些数字是带条件的以及从读懂手册到点亮第一块板子之间还差哪些配置动作。正在做方案对比、准备打样、或者已经被 MIPI 时序折腾过一轮的人都能拿走点东西。2. 四颗芯片摆一起先分清各自站在链路的哪一端2.1 输入输出角色谁只做采集、谁只做显示、谁能两头跑讨论替代关系之前得先把替代这个词拆开。链路方向不同可替代性就完全不同。HDMI 转 MIPI 这个品类里实际存在三种角色只输出 CSI 的典型是采集卡、AI 盒子、树莓派这类主控的摄像头输入、只输出 DSI 的典型是给屏模组喂画面、以及 CSI/DSI 双模可配的。IT6616 属于第三种手册里写得很明确它集成了一个 HDMI 1.4 接收端和一个 dual-mode 的 MIPI CSI/DSI 发射端配 MIPI D-PHYCSI-2 v1.3 和 DSI v1.1 两套协议都认。这个双模特性决定了它的适用面比单模方案宽但也带来一个选型时容易被忽略的代价双模意味着寄存器配置空间更大初始化序列更长调试时要先明确自己走的是 CSI 还是 DSI 分支再去对寄存器表。单模方案在这件事上反而省心配置路径唯一出问题时的排查面窄一半。所以能替代和该替代是两件事前者看引脚和协议后者看你愿不愿意承担双模带来的配置复杂度。TC358743XBG 和 TC358749XBG 这两颗从常见用法看是分头站位的前者更多出现在 CSI 采集侧后者更多出现在 DSI 显示侧。这是使用习惯层面的观察不是规格结论具体参数每次都得现查各自手册。LT6911C 走的是双模路线和 IT6616 定位最接近替代时反而是最容易踩坑的一对因为功能重叠度高人容易放松对细节的核对。我一般会这么比先按链路方向筛掉一半再在剩下的里面比带宽和音频最后才比封装和外围成本。顺序反了会在不相关的参数上耗掉大量时间。2.2 带宽账要自己算一遍3.0Gbps 进和 2.0Gbps/lane 出能不能对上手册给的两个数字很关键HDMI RX 侧串行数据率最高 3.0Gbps per channelMIPI TX 侧 D-PHY 每 lane 最高 2.0Gbps。这两个数字不在一个维度上直接比较没有意义必须换算到每秒多少有效像素数据这同一个坐标系里。HDMI 的 TMDS 是三个数据通道加一个时钟通道3.0Gbps per channel 意味着总串行带宽约 9.0Gbps扣掉 8b/10b 编码开销有效载荷大约 7.2Gbps 量级。MIPI D-PHY 用的是 DDR 差分2.0Gbps/lane 是有效速率四 lane 合计 8.0Gbps但这个数字里还要再扣掉包头、行同步包、以及 blanking 期间的低功耗切换。所以真实可用的像素吞吐四 lane 配置下大概在 6.57.0Gbps 这个区间具体取决于你选的 DSI/CSI 包格式和 blanking 设置。算下来就清楚了4Kx2K30Hz 4448bit/color的裸像素数据是 3840×2160×30×24bit ≈ 5.97Gbps加 blanking 后逼近 6.6Gbps四 lane 刚刚够两 lane 直接出局。4Kx2K60Hz 420 的裸数据是 3840×2160×60×12bit ≈ 5.97Gbps量级相同手册把这两个模式并列写在特性里是有道理的——它们对带宽的压力在一个档位上。这也是为什么手册强调用户可以在总带宽足够时采用 1/2/4 lane 链路总带宽足够这五个字是条件不是保证。def raw_gbps(h, v, fps, bits_per_pixel): 裸像素数据率单位 Gbps。 bits_per_pixel 是每像素平均比特数 RGB444 8bit/color 24 YUV422 8bit 16 YUV420 8bit 12 return h * v * fps * bits_per_pixel / 1e9 modes [ (4K30 444, 3840, 2160, 30, 24), (4K60 420, 3840, 2160, 60, 12), (1080p60 444, 1920, 1080, 60, 24), (1080p60 422, 1920, 1080, 60, 16), ] for name, h, v, fps, bpp in modes: print(%-12s raw%.2f Gbps % (name, raw_gbps(h, v, fps, bpp))) # 输出只算裸像素实际还要乘 (1 blanking 比例) # 一般按 1.10 ~ 1.15 估HDMI 源端的 blanking 不可控别卡太死。这段代码的价值不在算得多准而在于让你在画原理图之前就有一个数量级判断。我见过太多方案是先把 lane 数定死因为主控只支持两 lane再去选转换芯片结果发现任何一颗都满足不了只能回头改主控。正确的顺序是先算带宽再加 15% 余量再倒推需要几 lane最后才去挑芯片。2.3 音频路径不是有就行8 通道 I2S、6 通道 DSD、SPDIF 的引脚账视频选型人人都会看音频路径是最容易被跳过、然后在联调阶段集中爆发的一块。IT6616 支持从 HDMI 流里分离音频输出形式包括 8 通道 I2S、6 通道 DSD、SPDIF还提到 HBR 这类高码率格式。看起来选择很丰富但翻到引脚描述就会发现一个硬约束这些通道是共用同一组引脚的。具体来说I2S0 兼 DSD 右声道 0I2S1 兼 DSD 左声道 1I2S2 兼 DSD 右声道 1I2S3 兼 DSD 左声道 2WS 兼 DSD 左声道 0MCLK 兼 SPDIF 输出和 DSD 右声道 2。也就是说同一时刻你只能在 I2S、DSD、SPDIF 三种模式里选一种不能既出 8 通道 I2S 又同时出 6 通道 DSD。这在选型阶段的含义是如果你的系统既要接一个 I2S DAC、又要接一个 DSD 解码器这颗料做不到并行输出得在外部加切换或者换方案。另外几个音频相关的引脚值得单独记一下SCK 是 I2S 的位时钟WS 是字选择MCLK 是主时钟三个都是 LVTTL 输出。EVENODD 这个引脚是给 3D 格式用的输出帧标识。如果你的项目压根不做 3D这个脚可以悬空处理但复位后的默认状态最好在初始化时明确配置一次别靠默认值赌——这是我踩过的坑后面第 5 章会展开。音频这块还有一个隐含的核对项HDMI 源端送进来的音频采样率和格式是变化的芯片要能跟着重配时钟。手册里没写音频 PLL 的具体锁定时间和支持的采样率列表这两个数字在实际项目里都要向原厂确认。选型阶段问清楚比联调阶段发现 192kHz 不锁要省事得多。3. 参数逐项对比把手册里的数字拆成能判断的维度3.1 IT6616 关键参数速查哪些是确定值哪些要现查先把 IT6616 这边能确定的东西列清楚。下面这张表的每一行都来自手册正文不是我推测的维度参数备注HDMI 侧协议HDMI 1.4bHDCP 1.4内置预编程 HDCP keysHDMI 输入速率单通道最高 3.0Gbps支持 4Kx2K30Hz 444、4Kx2K60Hz 420色深最高 36bit12bit/colorDeep Color支持 HDMI 1.4 3D 格式色彩格式RGB、YCbCr 444/422/420内置 CSC 引擎RGB↔YUV444/422 互转MIPI 侧协议DSI v1.1、CSI-2 v1.3、D-PHY v1.2CSI/DSI 双模MIPI 速率每 lane 最高 2.0Gbps可选 1/2/4 laneDSI 像素格式Packed Pixel RGB 18/24/30/36bit另有 18bit Loosely PackedDSI 模式Sync Event / Sync Pulse支持 blanking 期进低功耗CSI 格式RGB 888/666/565/555/444YUV422 8b/10bYUV420 8b支持 CSI 隔行、行同步包音频输出8ch I2S / 6ch DSD / SPDIF引脚复用三者择一控制接口I2CPCSCL/PCSDAPCADR 决定从机地址供电1.2V 3.3V多路电源域见 4.1封装56-pin 8x8 QFN型号 IT6616FN-20℃~70℃其他内置 EDID RAM、CEC/RCP 硬件、自适应输入均衡EDID RAM 省外部 EEPROM表里没写的就是手册没给的。功耗那一栏手册标的是 TBD这一点后面单独说它比想象中影响大。至于 TC358743XBG、TC358749XBG、LT6911C 三颗的对应参数我不在这里填因为填了也是二手经验值而选型表里最危险的就是把别人的经验值当成自己的设计输入。正确的做法是拿这张表当模板去每颗料的手册里把同样的格填满填不满的格子就是风险点。3.2 4Kx2K60Hz 420 这个卖点成立的前提有哪些手册在特性里把 4Kx2K60Hz 420 和 4Kx2K30Hz 444 并列写出来容易被读成支持 4K60。实际成立需要同时满足几个条件缺一个就退档。第一源端必须真的按 420 送。HDMI 1.4 在 4K60 场景下的标准做法就是用 YCbCr 420 压缩色度如果源端固执地送 444带宽立刻翻倍3.0Gbps per channel 就顶不住了。第二MIPI 侧必须走四 lane 且链路速率跑满 2.0Gbps/lane。第三也是最少人注意的一条420 到 MIPI 的通路手册写的是may also bypass YUV 420 signal to MIPI output用的是 bypass也就是说 420 信号可以直接透传到 MIPI 输出不必先上采样成 444 再送。bypass 路径省带宽也省配置但前提是下游 MIPI 接收端认 YUV420 8b legacy 这个格式。很多 SoC 的 CSI 接收端只吃 RGB 或 YUV422这时候就必须在芯片里做 CSC带宽和配置复杂度都会变。所以选型时这一条的核对问法应该是我的源是什么格式、我的下游接收端吃什么格式、中间的转换在哪一侧做。三个答案凑齐了才知道 4K60 这个数字对你的项目是不是真的可用。只问支不支持 4K60得到的答案没有信息量。3.3 均衡与重定时长线、劣质线材下才看得出的差距手册花了不小的篇幅讲 HDMI RX 侧的自适应输入均衡原文提到用的是自家在 HDMI 接收上比较成熟的那套均衡技术能在最高速率下支持长线或质量较差的 HDMI 线缆同时还带了 retiming 功能让输出到下游的 MIPI 信号是干净、优化过的。这两件事在实际项目里的价值差异很大。如果你的板子 HDMI 输入就是板载短走线或者客户用的是品牌线均衡带来的差别几乎测不出来这时候各家方案在这一项上拉不开差距。但只要是做整机、做盒子、做需要用户自己插线的产品这一项立刻变成分水岭。我见过血泪经验某批产品上市后返修集中在线材兼容性上换了带自适应均衡的方案后返修率直接掉下来问题不是芯片更好是它能在 30 米劣质线的情况下把眼图重新拉开。retiming 这一项更隐性。MIPI 侧的输出质量直接决定下游 SoC 能不能稳定锁住而 MIPI 本身对时序抖动比 HDMI 敏感。带 retiming 意味着芯片内部会用一个干净的时钟重新对齐数据再发出去而不是简单地把恢复出来的时钟直接透传。选型阶段这一项没法靠读手册判断强弱只能靠实测拿一根故意做坏的线看误码和重连次数。所以我一般会把用劣质线跑 8 小时压测写进选型验证清单这一条比看任何参数表都准。3.4 HDCP、EDID、CEC 这些隐性成本怎么比才不吃亏这三项在参数表里通常只占一行但在项目里占的工时可能超过视频通路本身。HDCP 1.4 加内置预编程 keys意味着你不用外挂一颗 HDCP 芯片BOM 少一颗、PCB 少一块、认证流程也简单。但要注意手册的措辞是内置预编程 HDCP keys也就是 keys 已经烧在片子里你不需要也不能自己写。这在选型上的含义是如果你的产品需要过某些内容保护相关的合规流程得先确认这颗料当前批次的 keys 状态和供货渠道是否正规这一条比参数重要得多。EDID RAM 内置省掉外部 EEPROM这是实打实的成本节省也省掉了 EEPROM 烧录工序和产线不良。但内置 EDID 的可配置性要问清楚能不能存多套 EDID 按场景切换分辨率变化时要不要重新下发这些在双模方案里是常见需求手册没写得问。CEC/RCP 硬件内置配合高级软件 API 可以做完整的遥控命令这一项对有遥控需求的产品是加分对没有的产品则是可以完全不碰的部分——但初始化时最好还是把 CEC 相关寄存器复位到确定状态别留悬空。总结这三项的判断方法不要问支不支持要问支持这件事需要我额外做多少工作。同一个特性有的方案是写两个寄存器有的方案是要写完整的初始化序列加状态机工时差十倍。4. 从手册到能点亮的板子配置动作清单4.1 电源域与上电时序1.2V 和 3.3V 谁先谁后这颗料的电源域拆得很细IVDD12数字核心、OVDD33IO、RPVCC12/RPVCC33HDMI RX PLL、AVCC12/AVCC33HDMI RX 前端、DVDD12HDMI RX 数字、APVDD12/APVCC33HDMI 音频、TVCC12/AVDD33MIPI TX 模拟前端、PVCC12/PVDD33MIPI 核心 PLL。粗数下来十几个电源脚分布在 1.2V 和 3.3V 两个电压档上。工作条件范围内的数字要看准1.2V 域是 1.141.32V3.3V 域是 3.03.6V。绝对最大额定值里1.2V 域上限只到 1.4V部分 1.41V3.3V 域上限 4V。这两个上限的差距意味着一件事1.2V 域的余量非常窄LDO 选型时如果精度是 ±5%1.2×1.05 1.26V 还在范围内但如果叠加纹波就容易顶到边。手册另外给了 VCCNOISE 不超过 100mVpp 的约束这条在 1.2V 域上就是 8% 的噪声容限不算宽松。上电时序这部分手册正文只给了时序图没有把每一段的时间写成数值表。这种情况不要猜去向原厂要 Power Sequence 应用说明或者干脆拿评估板用示波器量一遍实际的上下电波形。我的一般做法是把 3.3V 先起、1.2V 后起掉电时反过来中间留足延时同时把 SYSRSTN低有效挂在最后一个电源域稳定之后保证复位释放时所有电源都已经到位。这个顺序不是手册规定的是保证不出现某个域已上电、另一个域还在爬坡这种半上电状态的稳妥做法。4.2 I2C 地址与 PCADR 引脚0x90 还是 0x92芯片的配置和控制走 I2C两个引脚 PCSCL 和 PCSDA都是施密特触发输入。从机地址由 PCADR 引脚电平决定接地是 0x90接高是 0x92。这两个是 8 位写地址的形式换算成 7 位地址就是 0x48 和 0x49用 Linux 的 i2cdetect 扫的时候看到的是后两个。一块板子上要挂多颗同类芯片时PCADR 就是唯一的区分手段所以原理图阶段就要规划好每颗的 PCADR 接法别等到软件联调才发现两颗撞地址。另外要注意 DDC 那一组是独立的DDCSCL 和 DDCSDA 是给 DDC 通信用的读 EDID和 PCSCL/PCSDA 完全分开两组总线不能混接。# 先确认总线上能看到从机地址PCADR0 时是 0x481 时是 0x49 i2cdetect -y 1 # 期望输出里出现 # 40: 48 -- -- -- -- -- -- -- -- -- -- -- -- -- 49 -- # 如果没有先查 PCADR 电平、上拉电阻、以及 SYSRSTN 是否已释放扫不到设备的时候排查顺序是先量 PCADR 实际电平再量 SDA/SCL 静态电平是否被拉高再确认 SYSRSTN 是否真的释放了低有效别把它一直拉着最后才怀疑芯片。这个顺序能省掉很多换芯片的无用功。4.3 寄存器配置顺序先复位、再配时钟、最后开输出手册没公开寄存器表那是单独文档所以这里只能给顺序框架具体偏移必须对着原厂 Register Table 填。顺序错了会出现配置写进去了但没反应这种最耗时间的现象。import smbus, time BUS 1 ADDR_7BIT 0x48 # PCADR 接地时0x90(8位写) 对应 7 位地址 0x48 bus smbus.SMBus(BUS) def wr(reg, val): # reg 为 8 位寄存器偏移val 为 8 位数据偏移值必须查 Register Table bus.write_i2c_block_data(ADDR_7BIT, reg, [val]) def rd(reg): return bus.read_byte_data(ADDR_7BIT, reg) # 步骤 1软复位让所有寄存器回到确定状态 wr(0x00, 0x01) # 占位偏移实际值查表 time.sleep(0.02) # 复位后至少等 10ms 以上宁可多等 # 步骤 2配置输入侧——EDID 内容、色彩格式、均衡档位 # 步骤 3配置输出侧——选 CSI 还是 DSI、lane 数、链路速率、包格式 # 步骤 4配置音频通路——I2S / DSD / SPDIF 三选一 # 步骤 5使能输出然后读状态寄存器确认锁定 # 每写完一组回读校验一次别一路写到底再查问题这段代码的重点不是寄存器值是写一组、回读一组的节奏。I2C 写是单向的写成功不代表写对了尤其是配置了 PLL 和 lane 之后必须回读状态位确认锁定。一路写到底然后发现没输出排查成本要高一个数量级。lane 数的选择在这里也要定死。手册说可以用 1/2/4 lane前提是总带宽足够。按 2.2 节算的账1080p60 444 大约 3Gbps两 lane4.0Gbps 理论够但余量薄四 lane 更稳4K30 444 必须四 lane。另外手册提到支持 Lane/Polarity output swap 和 Continuous-clock mode这两个在 PCB 走线绕不开的时候是救命功能尤其是 lane 顺序画反了不用改板寄存器里换一下就行。Continuous-clock 则影响下游接收端的时钟模式匹配选错会表现为能锁上但偶发丢帧。5. 踩坑记录上手路上最容易翻车的五个点5.1 功耗栏写着 TBD热设计没有输入现象翻遍手册找不到正常工作时的电流和总功耗只有一行 TBD做热仿真和 LDO 选型时没有依据。原因这是 Preliminary DatasheetV0.71 版本功耗数据还没定稿。这种情况在预发布手册里很常见不是疏漏。解决不要在 TBD 上做任何假设。我的做法是先用同类方案的实测值当临时上限再在评估板上用电流探头量实际值把 1.2V 和 3.3V 两路的电流分开量然后在热设计上留 30% 余量。手册给的 θja 是 28℃/W环境温度上限 70℃结温上限 125℃按这个反推允许的功耗上限这个算式能给出一个保守边界比拍脑袋强。5.2 DDC 总线拉不低读 EDID 时好时坏现象读 EDID 偶尔成功、偶尔失败示波器上看 SDA 的低电平抬得很高没有到标准 I2C 的 VIL。原因手册的 Notes 里专门写了这件事串行编程的输出口不是真正的开漏驱动低电平能力靠 I/O 设计保证实际板子上可能挂多个设备和上拉电阻等效上拉阻值比 I2C 标准规定的低很多。手册提到在最大电流档位下能拉低等效 500Ω 上拉到 5V 的负载。解决把输出电流档位调到比默认更高的位置具体寄存器设置查 Register Table。这一条是手册明写的但藏在 Notes 里很多人读手册只读正文不读脚注就会在这一项上耗掉一整天。5.3 两 lane 硬上 4K然后怀疑芯片坏了现象4K 源接进来MIPI 侧要么没画面、要么花屏断续换了几颗芯片都一样。原因不是芯片问题是 lane 数配少了。按 2.2 节的账4K30 444 裸数据 5.97Gbps两 lane 理论 4.0Gbps从一开始就不可能。解决先算带宽再定 lane 数别反过来。定完 lane 数再检查 PCB 上四对差分是不是都连通了有些板子为了省层数只走两对原理图上画了四对但实际没连这种情况在改板阶段才发现最亏。5.4 QFN 散热焊盘按最大尺寸开钢网连锡现象56 脚 QFN 回流后底部大面积连锡或者出现虚焊返修率异常。原因手册封装章节的 Notes 第 3 条写得很清楚考虑 SMT 工艺D2 和 E2 的尺寸请用最小值。D2/E2 范围是 5.556.20mm跨度 0.65mm按最大值开钢网锡量溢出就会连到引脚。解决散热焊盘按 D2/E2 最小值开钢网开口再做分区处理别一整片。这一条是手册明写的建议但封装图那一页很多人直接跳过只看引脚数对不对。5.5 I2S 和 DSD 想同时输出发现引脚打架现象系统里既要接 I2S DAC 又要接 DSD 解码器配置完发现两路互相干扰。原因看引脚描述那张表就明白I2S0I2S3、WS、MCLK 全部和 DSD 通道复用同一时刻只能选一种音频输出模式。解决选型阶段就把音频外设清单列出来确认只需要一种模式如果确实两种都要外部加模拟开关或者换方案。这一条如果在打样后才发现基本等于改板没有后悔药。6. 结论什么项目该上 IT6616什么项目早点换判断逻辑其实可以收敛成一张表。下面这三个问题答案全是是的项目IT6616 是比较合适的选择任何一个答否就要重新评估。判断项选 IT6616 合适建议换方向链路方向需要 CSI/DSI 双模或后期可能切换明确只做采集或只做显示单模方案配置更省心分辨率上限1080p60 444 以内或 4K30 444 / 4K60 420需要 4K60 444带宽账算不过音频需求只要一种输出模式I2S 或 DSD 或 SPDIF需要 I2S 与 DSD 并行输出线材环境用户自插线、线长不可控板载短走线均衡能力用不上可省成本外围成本想省掉外部 EDID EEPROM 和 HDCP 芯片已有成熟外围设计改动成本高于收益具体到场景AR/VR 头显这类需要把 HDMI 源转成 MIPI 送屏、同时对功耗和体积敏感的应用是这颗料手册里明写的主场移动设备的外接采集、需要把 HDMI 摄像头接进只有 CSI 接口的 SoC也是典型用法。反过来如果你的下游 SoC 只吃 YUV422 且不接受 420 bypass4K60 这个卖点就用不上得在 1080p60 的档位上重新比价这时候 LT6911C 这类定位接近的方案值得一起拉进对比别因为看起来一样就跳过核对。回过头看我在这一颗上最大的教训不是某个寄存器写错了而是太晚才建立起先算带宽、再看引脚复用、最后读 Notes这个顺序。手册正文写得漂亮特性列表也好看但真正会让你返工的东西全在脚注和引脚表里DDC 的拉低能力、D2/E2 的最小尺寸、I2S 与 DSD 的复用关系、还有那个 TBD 的功耗。这四条没有一条在Features里但它们决定了板子能不能一次过。从那以后我每次拿到一份新芯片的手册都强制走一遍同样的动作先把引脚描述表从头到尾读一遍并标出复用关系再把所有 Notes 抄进选型文档最后才算带宽。这个习惯看起来笨但它把联调阶段才发现的概率压得很低。希望帮到你。本文还有配套的精品资源点击获取
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